elektronika forum

Pravidla | Poslední příspěvky | RSS téma | Hledat | Registrace | Přihlásit se

JK flip-flop design


Post new topic Reply to topic EDAboard.com Obsah fóra -> ASIC Design Metodiky a pomůcky (digitální) -> JK flip-flop design
Autor Zprávy
chihwt2003



Joined: 07 Jul 2005
Příspěvky: 14


Post 21.září 2005 13:03

JK flip-flop design


Nazdar,

Má někdo ví, jak postavit JK flip-flop pomocí Předání brány nebo komplexní brána logiky s pozitivním okrajem hodiny spustil?

Thanks in advance.
Zpět na začátek
Google
AdSense
Google AdSense




Post 21.září 2005 13:03

Reklamy




Zpět na začátek
nand_gates



Datum registrace: 19 červenec 2004
Příspěvky: 907
Pomohl: 120


Post 21.září 2005 16:43

Re: JK flip-flop design


Pokladna této
http://www.csee.umbc.edu/ ~ plusquel/vlsi/slides/chap5_2.html
Zpět na začátek
Anjali



Datum registrace: 16 srpen 2005
Příspěvky: 174
Pomohl: 8


Post 21.září 2005 16:44

Re: JK flip-flop design


posedge vyvolal JK-ve FF = jk závora ve jk západka

závora může být konstruována pomocí přenosové brány snadno.

pro závoru návrh projít knihu "CMOS základy" (titul bude takhle. Nevím přesný název, všichni většina všech lidí, které bude následovat kniha)
Zpět na začátek
Arabské znění Bulharská verze Katalánština verze Česká verze Dánská verze Německá verze Řecké znění Anglická verze Španělská verze Finská verze Francouzská verze Hindština verze Chorvatská verze Indonéská verze Italská verze Hebrejská verze Japonská verze Korean version Litevské znění Lotyšské znění Holandská verze Norská verze Polská verze Portugalské znění Rumunská verze Ruská verze Slovenská verze Slovinské znění Srbská verze Švédská verze Tagalog version Ukrajinština verze Vietnamské verze Čínská verze
Post new topic Reply to topic EDAboard.com Obsah fóra -> ASIC Design Metodiky a pomůcky (digitální) -> JK flip-flop design
Strana 1 z 1

subj

text

Všechny časy jsou v GMT 1 hodina
Podobná témata:
JK a SR Flip Flop původ od D Flip Flop (2)
Asynchronní Flip Flop Design? (5)
Edge vyvolal Flip Flop design (3)
DC syntéza synchronizace D-flip-flop mapy pro unnexpected flop ... (2)
Všechny flip-obvody uvnitř FPGA jsou D Flip Flop? (7)
Hodiny a flip-flop design otázky (1)
Jak navrhnout D flip-flop s set a reset na TSPC (1)
Flip Flop (2)
D Flip Flop (3)
JK Flip Flop! (1)


Zneužití | | Administrátor | | Moderátoři | | Podpořte nás | | mapa stránek
téma RSS