jaký je rozdíl mezi # 1 <= b a <= # 1 b

EDAboard.com Obsah fóra -> ASIC Design Metodiky a pomůcky (digitální) -> jaký je rozdíl mezi # 1 <= b a <= # 1 b

Autor

Zprávy

tigerajs

Datum registrace: 08 Feb 2006
Příspěvky: 30

20 února 2006 3:17 jaký je rozdíl mezi # 1 <= b a <= # 1 b

plz help me

Zpět na začátek

Aravind

Datum registrace: 29 červen 2004
Příspěvky: 619
Pomohl: 23
Místo: Česká republika

20 února 2006 3:40 jaký je rozdíl mezi # 1 <= b a <= # 1 b

to je pravidlo, palec u neměli používat = # 5 b;
můžete používat # 5 = b;
protože blokuje prohlášení.
1.it bloky b hodnotu na 5 sekund a dát to
2.a b = hodnota stane po 5 sekund.

simillary pro non-blocking prohlášení jeho obráceně
u musí následovat <= # 5b
protože je zvyklý blok odpovídající prohlášení

Zpět na začátek

jarodz

Datum registrace: 12 březen 2005
Příspěvky: 100
Pomohl: 14

20 února 2006 6:43 jaký je rozdíl mezi # 1 <= b a <= # 1 b

A. # 5 = b, po 5 časovou jednotku, simulátor spustit přiřadit hodnotu b do a.
B. = # 5 b, když simulátor provedení tohoto prohlášení,
zachovat současnou hodnotu b, a pak přiřadit k tomuto keeped hodnotu po 5 časovou jednotku.
To je stejné s "<=".

S pozdravem,
Jarod

Zpět na začátek

nand_gates

Datum registrace: 19 červenec 2004
Příspěvky: 908
Pomohl: 120

20 února 2006 8:32 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

To jsou způsoby, jak jeden model dopravní zpoždění a zpoždění v setrvačných Verilog simulátoru.
Li ur jsou obeznámeni s VHDL dostanete jej!
Jsem za předpokladu, že časový rámec, jak 1ns
# 1 <= b / / Toto modely dopravní zpoždění b se objeví na 'a' po 1 ns
<= # 1 b / / Tento model inerciální zpoždění '' takto 'b' za 1 ns zpoždění v této additin
jakýkoli impuls <1ns dostane odfiltrovat na 'a'

Plaese viz níže uvedený odkaz pro VHDL!
http://www.gmvhdl.com/delay.htm

Zpět na začátek

novise

Datum registrace: 14 únor 2006
Příspěvky: 12

20.únor 2006 16:38 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

když 1a # <= b se používá b (t) je přiřazena v čase t 1, na druhé straně, pokud je <= # 1b použít b (t 1) je přiřazena v čase t 1

Zpět na začátek

rsjgs

Datum registrace: 14 únor 2006
Příspěvky: 10

26.únor 2006 19:37 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

rozdílem je, že v prvním případě hodnocení RHS proběhne ihned, ale assigment po 1 ns. V druhém případě vlastní hodnocení provádí po 1 ns

Zpět na začátek

darylz

Datum registrace: 24 březen 2005
Příspěvky: 132
Pomohl: 4

27 února 2006 3:21 jaký je rozdíl mezi # 1 <= b a <= # 1 b

nand_gates řekl, že je extrakt!

Zpět na začátek

bracketx

Datum registrace: 11 leden 2006
Příspěvky: 12

28.únor 2006 13:20 jaký je rozdíl mezi # 1 <= b a <= # 1 b

hehe, je tu několik vysvětlení.

Zpět na začátek

positive_edge

Datum registrace: 13 únor 2006
Příspěvky: 6

01 Mar 2006 20:12 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

1)

# 1 <= b

Vyhodnocení zadání je zpožděn o načasování kontroly.
RHS výraz hodnocena.
Přiřazení je naplánována, tj. <--- b (t 1)

2) <= # 1 b

RHS výraz hodnocena.
Přiřazení je zpožděn o načasování a ovládání je plánováno na konec fronty.
Flow pokračuje dál.
<- b u t simulační čas 1

Zpět na začátek

AlexWan

Datum registrace: 26 prosinec 2003
Příspěvky: 305
Pomohl: 6

02 Mar 2006 9:44 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

1 # N <= b
Přidání zpoždění na left-hand-side (LHS), z nebránící přiřazení modelu kombinační logika je chybný.

Kód:

Modul adder_t2 (co, suma, a, b, CI);
Výstup co;
výkon [3:0] sum;
příkon [3:0], b;
vstup ci;

reg co;
reg [3:0] sum;

Vždy @ (A nebo B, nebo ci)
# 12 (spolupráce, sum) <= a b ci;
endmodule

Je-li vstupní změny v čase 15, pak v případě, b ci vstupy všechny změny v průběhu příštího 9ns, budou výstupy jsou aktualizovány nejnovějšími hodnot a, b, a ci. Tento styl modeling povolen vstup ci propagaci hodnotu částky a provádět výstupy po pouhých 3ns místo požadovaných 12ns propagation delay.

Takže nepokládejte zpoždění na LHS na neblokující přiřazení modelu kombinační logiky. To je špatné kódování styl.

Jakékoli kluci mohou získat podrobnější inforamtion z dokumentů Clifford Cummings. [/ Code]

Zpět na začátek

Weng

Datum registrace: 13 leden 2006
Příspěvky: 32

03 Mar 2006 20:01 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

Do těchto blokování a nebránící úkol odrážet skutečný okruh?

Může někdo kód příklad?

Zpět na začátek

Vonn

Datum registrace: 06 Oct 2002
Příspěvky: 254
Pomohl: 2

06 Mar 2006 2:25 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

jistý, že to dělá ... Zde je příklad:

Pokud píšete ve svém procesu:

= 1;
b =;
c = b;
jsou Blokování přiřazení a = b = c = 1 a vygenerovaný obvod bude 3 vyrovnávací paměti je spojena s každým jiní

1 --- [buffer ]---> --- [buffer ]---> b --- [buffer ]---> c

zatímco pokud píšete, že použití non-blocking

<= 1;
b <=;
c <= b;

to je neblokující zadání, které znamená:
= 1
b = stará hodnota
c = stará hodnota b

a vlastní okruh bude f / f místo nárazníků

1 --- [f / f ]---> --- [f / f --- ]---> b [f / f ]---> c

Zpět na začátek

yuenkit

Datum registrace: 20 leden 2005
Příspěvky: 110
Pomohl: 5

10 březen 2006 10:21 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

dopravní zpoždění a inerciální zpoždění

Zpět na začátek

Google
AdSense
Google AdSense

10 březen 2006 10:21 Reklamy

Zpět na začátek

Weng

Datum registrace: 13 leden 2006
Příspěvky: 32

14 března 2006 3:41 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

Citace:

Do těchto blokování a nebránící úkol odrážet skutečný okruh?

Může někdo kód příklad?

Je mi líto, že jsem neudělal na mou otázku jasná.

Co jsem se chtěl zeptat, zda se tyto úkoly blokování a nebránící se zpožděním odrážet skutečný obvod. Jak se zpožděním v obou úkolů syntetizovat na okruh?

Zpět na začátek

shiv_emf

Datum registrace: 31 srpen 2005
Příspěvky: 641
Pomohl: 16

09 Sep 2006 18:18 jaký je rozdíl mezi # 1 <= b a <= # 1 b

Vonn dal pěkný příklad! Mohu ji použít pro navrhování posuvný registr? /

Zpět na začátek

archillios

Datum registrace: 29 červen 2005
Příspěvky: 97
Pomohl: 4

12.září 2006 16:53 Re: jaký je rozdíl mezi # 1 <= b a <= # 1 b

AlexWan má pravdu, že je špatné kódování styl při použití v kombinačních logických modelování. Thanks for Alex!
viz níže uvedený kód:

/ *
špatný příklad kódování styl
* /
Modul adder_t2 (co, suma, a, b, CI);
Výstup co;
výkon [3:0] sum;
příkon [3:0], b;
vstup ci;

reg co;
reg [3:0] sum;

Vždy @ (A nebo B, nebo ci)
# 12 (spolupráce, sum) <= a b ci; / / špatný nejsou-blok přiřazení zpoždění kódování styl
endmodule
Modul tb;
reg [3:0], b;
reg ci;
drátu [3:0] sum;
drát co;
adder_t2 dut (. spolufinancování (co). součet (součet). (a). b (b). CI (CI));
počáteční
začít
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "dobrou noc");
$ stop;

konec
endmodule
/////////////////////////////////////////
neočekávané chování bude vidět.

po a / b / ci se změní, co (,) sum <= a b ci; je naplánován na 12 časovou jednotku později, než přijde čas, že jakákoli změna / b / ci ovlivní ( co, sum), takže zpoždění není # 12.

Zpět na začátek