| Autor | Zprávy |
|---|
r_p_sanna
Datum registrace: 18 října 2004
Příspěvky: 69
|  19 březen 2006 18:38 vytvořit ukazatele v Verilog | | |
|
| Nazdar,
Je tam i cesta může vytvořit ukazovátka nebo propojené seznamy Verilog? Myslím, že VHDL umožňuje vytvořit rekord, který věřím, je ekvivalent ukazatele v vstupy C. jsou vítány. |
|
| Zpět na začátek | |
 |
stevepre
Datum registrace: 10 květen 2001
Příspěvky: 92
| 20 března 2006 9:57 Re: vytváření ukazatele v Verilog | | |
|
| VHDL rekord není ukazatel. Je to jen datové struktury, která kombinuje jiný typ datových typů do jedné.
ne. Verilog neposkytuje takovou možnost, pokud používáte systém Verilog. |
|
| Zpět na začátek | |
|
yaseen1
Datum registrace: 20. května 2006
Příspěvky: 49
| 31.ledna 2007 23:00 Re: vytváření ukazatele v Verilog | | |
|
| | Není možné vytvářet seznamy v souvislosti Verilog. |
|
| Zpět na začátek | |
|
Google
AdSense
| 31.ledna 2007 23:00 Reklamy | | |
|
|
|
|
| Zpět na začátek | |
|
aji_vlsi
Datum registrace: 10 září 2004
Příspěvky: 640
Pomohl: 72
Poloha: Bangalore, Indie
| 01 Feb 2007 5:36 Re: vytváření ukazatele v Verilog | | |
|
| | yaseen1 napsal: | | Není možné vytvářet seznamy v souvislosti Verilog. |
No, je * * model spojový seznam, i když je to pěkné 2-měsíční stáž projektu možná. Dohodnuto, že je jednodušší se VHDL a ještě více se SV.
Ajeetha, CVC
www.noveldv.com |
|
| Zpět na začátek | |
|
