synchronní a asynchronní

EDAboard.com Obsah fóra -> PLD, SPLD, GAL, CPLD, FPGA Design -> synchronní a asynchronní

Autor

Zprávy

s_vlsi

Datum registrace: 16. května 2006
Příspěvky: 21

26.května 2006 13:56 synchronní a asynchronní

může mi někdo říct, rozdíl mezi synchronní a aynsynchronous reset s Verilog kódu?
reset, které bychom měli jít? Otázka

Thanks & Regards

Zpět na začátek

sree205

Datum registrace: 13 březen 2006
Příspěvky: 421
Pomohl: 30

27.května 2006 8:40 synchronní a asynchronní

proč se u čtení knihy o resetuje Clifford Cummings? tento odkaz je na papír obnoví, bude to pomůže pochopení.

http://www.sunburst-design.com/papers/

Zpět na začátek

louisnells

Datum registrace: 08 může 2006
Příspěvky: 212
Pomohl: 13

27.května 2006 13:27 Re: synchronní a asynchronní

V synchronním jeden reset se děje pouze tehdy, když hodiny jsou aktivní (ať už jde o , nebo jde-ve pulsu). tj.: máte dát reset signál, dokud vzorky hodiny hrany.
Ale v asynchronní reset reset se stane okamžitě.

Zpět na začátek

zainmirza

Datum registrace: 24 prosinec 2005
Příspěvky: 134
Pomohl: 32
Poloha: Islamabad

27.května 2006 19:11 synchronní a asynchronní

plz také psát Abt přenosu, tj. synchronní a asynchronní Transmission.

Zpět na začátek

louisnells

Datum registrace: 08 může 2006
Příspěvky: 212
Pomohl: 13

27.května 2006 19:30 Re: synchronní a asynchronní

Je-li přenos synchrounous tam budou nějaké referenční signál (hodiny), což vrstevníky zapojeny do komunikačního kroku v souzvuku. Připojení z ICSP programátor PIC LC je synchronní, protože tam je odkaz hodiny v ICSP.
V asynchronní přenos tam nebude takové refernce signál. Například RS232 bez hodinového signálu na-all.

zainmirza napsal:

plz také psát Abt přenosu, tj. synchronní a asynchronní Transmission.

Zpět na začátek

dsocer

Datum registrace: 04 Apr 2006
Příspěvky: 11

29.května 2006 4:45 Re: synchronní a asynchronní

synchronní: Vždy @ (posedge CLK)
začít
if (rst == 0) ......
else ..............
konec

asynchronní: Vždy @ (posedge CLK nebo negedge rst)

Myslím, že je lepší, synchronní ve většině aplikací.

Zpět na začátek

sree205

Datum registrace: 13 březen 2006
Příspěvky: 421
Pomohl: 30

30.května 2006 12:36 synchronní a asynchronní

Zapouzdřit získat asynchronní vstup, způsob, jak to synchronizovat bez metastabilita dvojnásobné flop asynchronní vstup a výstup pro použití druhého flop v designu.

Stejná metoda platí i pro projíždějící signál z jedné domény do druhé hodiny.

Zpět na začátek

shankarmit

Datum registrace: 22 červen 2005
Příspěvky: 188
Pomohl: 8
Místo: Česká republika

30.května 2006 14:13 Re: synchronní a asynchronní

Asynchornous reset je bez ohledu na hodiny a reset bude fungovat ..

použití, pokud reset = 1 pak ..

elsif (vždycky (at) hodiny) ..

V synchronní reset .. pouze v případě, hodiny, je aktivní (postive nebo negativní) .. a reset bude jednat

if (alwy (at) clocl)
if (reset) ..

líto, nejsem dobrý v Verilog .. u psát tímto způsobem ..

Pozdravy
Shankar

Zpět na začátek

eelinker

Datum registrace: 12 únor 2006
Příspěvky: 571
Pomohl: 12
Poloha: PERSIA

21 července 2006 6:31 synchronní a asynchronní

Ve jménu ---
odchylkám jsou:
1) asynchronní nemá čas a na branách zpoždění než flip-flop.
2) asynchronní není podporována nástroji CAD, tak to není moudré navrhnout asynchronní.
3) Pro více informací o asynchronního návrhu odkazují na ASCnotes.pdf na webu.
pozdravy

Zpět na začátek

Google
AdSense
Google AdSense

21 července 2006 6:31 Reklamy

Zpět na začátek

vcnvcc

Datum registrace: 21 červenec 2006
Příspěvky: 88
Pomohl: 1

21 července 2006 9:21 Re: synchronní a asynchronní

ABT několik bodů reset synch. a Async

1. Asynchronní reset je rychlý, v porovnání s synchronizovat, trvá méně hardware, trvá méně energie, ale
šance jsou tu pro načasování porušení pro reset Async.

Zpět na začátek

bansalr

Datum registrace: 22 prosinec 2005
Příspěvky: 158
Pomohl: 13

21.července 2006 10:19 Re: synchronní a asynchronní

Plz jděte na odkaz níže mít více diskuze o async vs synchronizace

http://www.deepchip.com/items/0396-01.html

Zpět na začátek

kaustubhkhole

Datum registrace: 21 leden 2006
Příspěvky: 102

23.července 2006 18:34 synchronní a asynchronní

Hodiny a hodiny, aniž by!
je to nejjednodušší def .....

Zpět na začátek

Haytham

Datum registrace: 06 Jun 2004
Příspěvky: 225
Pomohl: 14
Poloha: Egypt

23.července 2006 21:53 Re: synchronní a asynchronní

Nazdar
Synchronní reset znamená vzorek reset s hodinami hrany (jeden nebo pos neg)
Zatímco Asynchronní reset reset znamená, když někdy reset podmínkou je aktivní.
Důležitou otázkou pro asynchrounous resetu je, že by měl e synchrnously odstraněny z modulu nastavení vstupních a toto je považováno za problém, pro systémovou integraci.

následující Verilog je správná

Citace:

synchronní: Vždy @ (posedge CLK)
začít
if (rst == 0) ......
else ..............
konec

asynchronní: Vždy @ (posedge CLK nebo negedge rst)

Pro digitální design IC, vždy použijte asynchrnous reset

Pro synchronní přenos znamená, že hodinový signál se převádí s údaji při asynchronní jedním z prostředků, žádné info hodiny vůbec.

V asynchrnous převodovka, hodiny re-FOM extrahuje data pomocí CDR obvodu (clock-data recovery) a pak dat je synchronizován s hodinami přijímače domény s použitím 2 FF je přinejmenším

Díky

Zpět na začátek