| Autor | Zprávy |
|---|
Pratibha md
Datum registrace: 01 Mar 2007
Příspěvky: 221
Pomohl: 148
|  17 březen 2009 12:50 Synchronizaci nebo async design? | | |
|
| Je synchronní nebo asynchronní design přednost?
Plz zdůvodnit. Asynchronní design je obvykle infered do západky v provedení FPGA při synchronizace design by flop.
Tak, který je lepší představu o návrhu? |
|
| Zpět na začátek | |
 |
khamitkar.ravikant
Datum registrace: 15 červenec 2008
Příspěvky: 228
Pomohl: 114
Místo: Česká republika
| 17 březen 2009 13:37 Synchronizaci nebo async design? | | |
|
| Je vždy lepší mít synchronizace. design jako Flip Flop produkce v daném okamžiku jsou předvídatelné a události vyskytují na hodiny události tak, že je vždy lepší použít synchronizaci. design.
li u jít na async. design pak výkon FPGA si u hamperd a nebude dosaženo co nejlepších výsledků.
-li u potřeba až k šek stejná, i Xilinx poskytuje stejné varování při používání jazyka u šablon.
u mohou obrátit na Xilinx ISE na Úpravy -> jazykové šablony -> VHDL -> syntéza konstrukce -> kódování příklad -> a potom můžete zjistit u některé z příkladů, které je synchronizace. nebo async.
Xilinx dám upozornění na async. vzorů.
zda. |
|
| Zpět na začátek | |
|
Google
AdSense
| 17 březen 2009 13:37 Reklamy | | |
|
|
|
|
| Zpět na začátek | |
|
Pratibha md
Datum registrace: 01 Mar 2007
Příspěvky: 221
Pomohl: 148
| 18 března 2009 5:25 Re: Sync nebo async design? | | |
|
| Za prvé bych chtěl poděkovat za odpověď.
Snažil jsem se async D Flip Flop v ISE. Ale já nedostal žádné varování. I am using ISE 9.1
Můžete mi plz navrhnout, jak se mohu dozvědět Časová analýza v designu konec fronty? Mám na mysli všechny nástroje, zkušební verze? |
|
| Zpět na začátek | |
|
radix
Datum registrace: 23 červenec 2002
Příspěvky: 157
Pomohl: 5
| 18 březen 2009 20:11 Re: Sync nebo async design? | | |
|
| Pratibha md,
Co je asynchronní flip-flop ve VHDL / Verilog?
Flip-flop, co vlastně dělá design synchronní, protože je taktovaný prvek. Jiných digitálních obvodů, jako jsou AND, OR, XOR, a muxes jsou asynchronní zařízení, ale obvody a čítače změn na okrajích hodin a zachycení stavu ostatních async zařízení.
Možná budete chtít vyzvednout knihu o digitální návrhové dostat familar s některými pojmy. Skutečně asynchronní design by měl být ještě nižší výkon alternativu k synchronizaci design, protože nemáte volný běh hodiny.
Nejvíce vzorů v FPGA / ASIC jsou synchronizace vzorů. Nebo alespoň se snaží být! 
Radix |
|
| Zpět na začátek | |
|
