Časový Porušení Problem

[tia_design]

Ahoj, všichni,

Příznak mé digitální část je, že:

Chip navržen napětí je 2,5 - 5,5 Volt.Skutečnou čip funguje skvěle na Vdd = 3V, ale když = 5V, Vdd se zasekly jednu běžnou.Mám-li snížit externí hodiny od 14MHz do 1MHz, pak to funguje dobře.Chip pracuje při pokojové teplotě, ale stejný routint je zasekly při vysoké teplotě, jako je 100C.Je to z důvodu načasování porušení.Digitální blok je obdélníkový blok, ze tří stran tohoto bloku mají tlusté vedení, čtvrtá strana je otevřená, bude to způsobit, že některé moc drop problém?

Díky za případné připomínky.

 

[funzero]

Možná, že váš návrh není simulovány v různých napětí temprature procesu.100C se nedoporučuje pro commercail čip.Můžete upravovat PVT parametr, a to STA znovu.

 

[satyakumar]

Ahoj,
Tento typ situtions hapens, když jste se postarali o Hold Time požadavky v návrhu.V CMOS jako napájecí napětí zvyšuje zpoždění snižuje, takže pokud budete mít flip flop se zvýšeným napětím kontaminace zpoždění se sníží tak, to v rozporu se držet časových požadavků.
s teplotou zvyšuje zpoždění pro typické hradlo, takže je zde nastavení porušení tohoto.

Není-li to správně, neváhejte se vyjádřit.

Díky a pokud jde o
satyakumar

 

[avimit]

Ta věc je: Vaše čip není dlouhodobě vykazuje resutls:
Snížení frekvence umožňuje pracovat: znamená, že její potíže s nastavením
Zvýšení napětí pak by také, aby to fungovalo, ale jeho selhání, což naznačuje, drží porb:
Zvýšení teploty dělá to nepodaří: Opět nastavení prob podezření.

Tak,
1.Ujistěte se, že jste varing pouze jeden parametr najednou.
2.Snažte se získat konzistentní výsledky: stejnou cestou se pravděpodobně nezdaří jak pro nastavení a držet.Takže i kdyby se stejnou rutinou selhává, může tam být dvě cesty zahrnuje stejnou rutinou, jeden selže v důsledku nastavení a další kvůli držení.

Moje doporučení:
Do plné čip STA v různých zatáčkách.Jistě, co cesta je jinak.I dont think power rail by měl mít něco společného s tím
Doufám, že to pomůže.
Kr,
Avi
http://www.vlsiip.com