časový rozsah výběru v Verilog

[rama_bing]

Jak vybrat časový rozvrh (časová jednotka / čas přesnost) pro daný design?
Děkuju.

 

[ljxpjpjljx]

Související to, aby vaše simulaci přesnost!

 

[rama_bing]

Děkujeme Vám za Vaši odpověď.
Cítím, potřebujeme přesné pouze pro layout simulace post s anotací SDF (Opravte mě, jestli se mýlím).
Existují další situace, v nichž přesnost je důležitá?
Jaké faktory musíme vzít v úvahu při výběru časový harmonogram pro simulaci?
Děkuji vám ..

 

[cnz]

S pozdravem

pro RTL, 1ns/10ps
pro glv, 1ns/1ps

 

[Syswip]

Citace:Existují další situace, v nichž přesnost je důležitá?

 

[skyfaye]

Výběr správného časového měřítka je velmi důležitá.Nebude to jen vliv správnosti svého simulace, ale také čas potřebný pro simulaci.Vezměme si příklad.Pokud váš celý design sestává z jediného souboru, a to pouze následující logiku:

Vždy @ (posedge CLK) začít
if (! rst_l)
cpu_interrupt <= # 1 1'b0;
jiný
cpu_interrupt <= # 1 s2m_interrupt;
konec

Pak váš časový plán může být 1ns/1ns.

Ale pokud je kód, jako je toto:

Vždy @ (posedge CLK) začít
if (! rst_l)
cpu_interrupt <= # 1,5 1'b0;
jiný
cpu_interrupt <= # 1,5 s2m_interrupt;

Pak Vám časovém horizontu je třeba 1ns/100ps.

U obou příkladů, můžete mít dokonce jemnější časovém horizontu (např. 1ns/1ps) a vaše simulace bude i nadále fungovat, ale bude zbytečně zpomalit váš simulace.

- Hung