2. řádu IIRs postupně připojen na FPGA

[Unomano]

Jsem nováček s FPGA a hledají pomoc v mém projektu.
Mám signál, který je počet pulsů na 100 kHz sine odebraných při
1 MHz.Problém je, že je ve stínu v řadě (až 10) ze dne
rušivých signálů pokračuje vlna na kmitočtech v pásmu 50-200 kHz,
a chci se je potlačit.Rozhodl jsem se používat bankovní 2. řádu IIR
notch filtry připojeny postupně.Filtry považována za
adaptivní, protože frekvence rušivých signálů jsou neznámí.
Rozhodl jsem se stavět projekt na TMS320F2812 DSP a FPGA Spartan 2
připojen k DSP pomocí paměťové rozhraní.Mám potíže s
výběr filtru IIR struktury, aritmetické rozdělení algoritmus,
a nevím, co domény lépe hodí můj úkol (VHDL, Verilog nebo
schématu).Mohl byste mi prosím navrhnout některé úvahy o
problém.

 

[FrankCh]

Verilog je nejlepší kvůli jednodušší zaučení.
Navíc existuje více pomoci, než Verilog VHDL.

Plus, s IIR jste měli lepší zůstat v DSP procesorem, protože v FPGA, bit-šířka
Pevná a IIR je cestou k přetečení.