2 bitový čítač, jak stroj státní konečných

E

eramardeepsingh

Guest
Prosím, někdo může poskytnout kód 2 bitový čítač jako stroj státní konečné Active HDL. Prosím, pomozte mi.
 
Nebudete učit někdo jiný dělá to za vás. Podívejte se zde [url = http://vhdlguru.blogspot.com/2010/04/how-to-implement-state-machines-in-vhdl.html] VHDL kódování tipy a triky: Jak implementovat státní strojů ve VHDL ? [/url] Co chcete mít 4 uvádí 00 01 10 11 Alex
 
Tak dlouho, jak víte, co stát proudí do jakých a všechny státy, se účtují, výše uvedený odkaz vám pomůže ven.
 
Pane odkaz vámi poskytnuté dá nějakou chybu a sir Já jsem začátečník v této oblasti tak, prosím, sdělte mi kroky v aktivním HDL softwaru. je typ state_type je (S0, S1, S2, S3) a signál current_s a next_s slovy: state_type, je deklarován v případě jsou deklarovány vstupy a výstupy. Prosím, pomozte mi bude vyžadovat naléhavě ......... prosím, prosím pomozte
 
zveřejnit svůj kód, takže můžeme vidět, v čem je chyba Alex
 
Pane jsem zkoušel kódování 2 čítače bit updown jako stroj státní konečný. Nyní je zde problém v mé kódování, a já jsem také zmatená o vstupní parametr se používá v tomto případě. Jsem pomocí aktivní HDL software pro kódování pult. Nakonec jsem se chce simulační průběhy. Jsem counfused o tom, co je vstup vzhledem k tomu, aby výstupní napětí generuje. Prosím, prosím, pomozte mi, jsem začátečník v této oblasti [kód] knihovna IEEE, použití IEEE.STD_LOGIC_1164.all, jednotka counter_fsm je port (updown: v std_logic; hodiny: v std_logic; LSB: mimo std_logic; MSB: mimo std_logic); Konec counter_fsm, architektura counter_fsm z counter_fsm je typ count_state je (nula, jedna, dvě, tři), signál present_state, next_state: count_state, atribut syn_encoding: string; atribut syn_encoding z count_state: typ "11 01 10 00", začíná proces ( present_state, updown) začít případ je, když present_state nula => if (updown = 0), pak next_state
 
Váš kód funguje, potřebujete jen testbench, víte, jak se jeden napsat? Udělal jsem to pro vás, ale stále musíte přidat hodiny a updown vstupní signál. Alex
 
Pane, co je problém v druhém programu a jaké jsou vstupní parametr pro oba jsem zmatená o této knihovny IEEE; použití ieee.std_logic_1164.all, osoba mealy_4s je port (ČLK: v std_logic; data_in: v std_logic, reset: v std_logic; data_out: z std_logic_vector (1 downto 0)), konec subjektu, architektura RTL z mealy_4s je typ state_type je (S0, S1, S2, S3), stav signálu: state_type, začíná proces (CLK, reset) začít pokud reset = '1 "pak stát, pokud data_in = '1 ', pak stát
 
Můžete buď použít kód, který jsem připojen před a změny jména, nebo pokud si chcete dělat to vaše cesta pak změníte státy v prvním procesu a ukážete výsledek v druhém procesu. [Kód] knihovna IEEE; použití ieee.std_logic_1164.all, osoba mealy_4s je port (ČLK: v std_logic; data_in: v std_logic, reset: v std_logic; data_out: z std_logic_vector (1 downto 0)), konec subjektu, architektura RTL z mealy_4s je typ state_type je (S0, S1, S2, S3), stav signálu: state_type, začíná proces (CLK, RESET, DATA_IN) začít pokud reset = '1 'pak stát, pokud data_in = '1', pak stát
 
ahoj tohle je můj VHDL kód pro 2bit pultem [kód] knihovna IEEE; používat ieee.std_logic_1164.all, jednotka two_bit_counter_FSM je port (CLK, RESET, zatížení: v std_logic; počet: z std_logic_vector (1 downto 0)), konec two_bit_counter_FSM , architektura oblouk two_bit_counter_FSM je typ stav (S0, S1, S2, S3), signál PS, NS: Stát, začíná proces (CLK, reset) začít if (reset = '1 '), pak PS Pokud (load = 1 "), pak ns
 
v testbench byste generovat hodiny a vstupní signály pro dané jednotky za zkoušku, a pak zkontrolujte, zda výstup je správné. Vzhledem k tomu, nebudete syntetizovat, můžete použít non-synthesisable pojmy jako: hodiny
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top