4-bitový čítač

[somchoke]

může někdo mi říct, jak generovat 4-bitový čítač usinging pouze hodiny a reset v Verilog

 

[PitBull]

Nevím, Verilog, ale asynchronní čítač pomocí JK FF by neměla být příliš tvrdá. Použití 4 JK FF, všechny vstupy 1. Clk0

 

[kib]

Zde u go

 Vždy @ (posedge hodiny nebo posedge reset) začíná if (reset) začít počítat

 

[ravurig]

Vždy @ (posedge CLK nebo negedge RST) začít if (! RST), COUNT

 

[eelinker]

Ve jménu Boha modulu counter4 (clk, reset, out), vstup CLK, reset, výstup [03:00] Out, reg [03:00] z, (RESET) Vždy @ (posedge CLK nebo negedge reset), pokud ven