S
subhrojyotisarkar
Guest
Dobrý den, jsou pole v syntetizovatelné Verilog? Pokud ano, jak? V současné době jsem dlouhá rozměrný vektor registrací o celkové délce 32.768. A řešení je trochu složitější. Také RTL překladač narazí při zpracování mé design. Jedná se nezobrazuje žádné chyby a začne zpracování. Ale poté, co začne mapování portů, ale najednou zobrazí hlášení "Nedostatek paměti. Celkové využití paměti 233.140kilobajt Ukončení normálně." a program ukončí. Jak se dostat z toho? Prosím, pomozte mi ven.