R
ryukifaiz
Guest
Toto je poprvé, kdy jsem vystaven VHDL, a já jsem v současné době žádnou představu o tom můj projekt, doufejme, že každý odborník tady mi může pomoci a vést mě na tom to, díky pokročilé.Cíle:
· Projektování, Modelování a simulace dopravního světla Controller pomocí VHDL.
· Ověření funkčnosti pomocí testu VHDL lavice, pomocí qu (at) RTU II
od Altera.
· Syntéz ověřené VHDL model Dopravní světla kontrolora
Specifikace pomocí syntézy nástroj, qu (at) RTU integrovaného systému (QIS) z
Altera pro strukturální modelování.
· Stažení navržen kódů do penze FPGA pro ověření algoritmu
(Semafor Controller) funkce.A. Design Specifikace
Dopravní světla jsou nedílnou součástí moderního života.Jejich řádný provoz může kouzlo
Rozdíl mezi hladké proudění provozu a čtyři-lane chaosu.Řádné fungování
vyžaduje přesné načasování, jízda na kole přes státy správně, a reakce na vnější
vstupů, jako je chůze signály.
Regulátor musí být navrženy řídí semafory na rušné silnici (HWY)
křížící straně silnice (SRD), která má relativně lehčí zatížení.Obrázek 1 znázorňuje
umístění semaforu.Senzory na průsečíku přítomnost vozů
na dálnici a boční silnice.Obrázek naznačuje, že i silnice a boční
silnice nabídka jediného pruhy pro provoz v každém směru.Obě silnice jsou obyčejné (červená,
Žlutá, zelená) signální světla.Křižovatka je vybavena snímačem.B. konečný-státní stroj specifikace
Semaforu regulátor pracuje následujícím způsobem.
1.Světla regulátor využívá auto senzory na průsečíku straně silnice
se na dálnici, na smysl existence automobilů.
2.Světla regulátor využívá tři časovače: 60 sekund časovač (T60), 30
sekundy (časovač T30), a 10 sekund časovač (T10).Jakmile spouštěcí signál je aplikován
na časovač, časovač výstup je nulový a stává 1 po naprogramované době
období.Například na reset, časovač T30 výstup je '0 'a stane se '1' po
30 s uplynulo a pobyty '1 'až reset přístroje.
3.Chodci mohou použít křižovatku stiskem tlačítka a přepínače debouncing.
Chodci budou muset přejít silnici teprve od přechodu straně silnice
zajištěna po většinu času.
4.HWY světla zůstávají zelené tak dlouho, dokud nejsou k dispozici žádné automobily spuštění SRD senzory.
5.Když HWY světla byla zelená po dobu nejméně 60 sekund, auto na SRD
může způsobit HWY světla procházet žlutá až červená států.
6.Mezitím, světla budou SRD zezelená a zůstat zelená pro minimálně 30
sekund.Další použití čidel SRD za 30 vteřin umožní
SRD zůstat zelená pro maximálně 60 sekund.
7.SRD světla bude cyklus přes žluté a červené státy a HWY světla se pak zase
zelená.
8.Světla pobyt žlutá na 10 sekund.
9.Každý provoz post má tři světla zelená, žlutá a červená.
10.Ve výchozím stavu, HWY světla show GREEN a SRD světla show RED.C. světelné FSM rozhraní signály
FSM na semaforech správce vstupních signálů je uvedeno v tabulce 1.The
Regulátor výstupní signály uvedené v tabulce 2.D. Požadavky
V tomto projektu jste povinni design, model a simulovat konečný-státní
stroj na světlo správce provozu.
1.Nakreslete dopravní-light řadič jako ikona označující I / O řídicí signály.
2.Nakreslete blokové schéma pro osvětlení správce provozu jasně uvede hlavní
systém bloků a rozhraní signály.
3.Nakreslete Mealyho-styl státu diagram, který se vztahuje na všechny právní stav přechodů
stroj.
4.Použijte dvou-nebo tří-proces FSM VHDL kódování stylu.Ujistěte se, že máte
adekvátní a jasné komentáře v kódu.
5.Poskytnout tabulku s uvedením všech vstupních a výstupních signálů na semaforech
řadič a semafory FSM.
E. Simulace
Kód VHDL světla správce provozu budou simulovány pomocí qu (at) RTU II software
od Altera.Různé rohu případy byly testovány písemně zkušební stolici.Sub
moduly, jako čítač, multiplexer a byly zaregistrovat písemné odděleně a také
zkoušeny zvlášť test lavičky.Behaviorální Simulace modulů bude
zastoupené v časování křivky.
F. syntéza
Ověřené VHDL moduly pak budou syntetizovány pomocí syntézy nástroj, QIS od
Altera.Strukturální simulace budou prováděny v QIS a budou porovnány s
chování simulací při použití stejné zkušební stolici.Ty představí rejstříku
Transfer Level (RTL) a technologie názory na semaforu Controller.G. stáhnout do FPGA demo rady:
Konečně, budete stahovat vaše navržen kódy do cílové technologie, obor
Programmable Gate Array (FPGA) pro ověření semaforu funkce řadiče
s vyšší pracovní frekvence.Poznamenat, že budete používat FPGA deska (Version:
APEX20KE)
in the attachment below
Obrázek 1, tabulka 1 a tabulka 2
v příloze níže
· Projektování, Modelování a simulace dopravního světla Controller pomocí VHDL.
· Ověření funkčnosti pomocí testu VHDL lavice, pomocí qu (at) RTU II
od Altera.
· Syntéz ověřené VHDL model Dopravní světla kontrolora
Specifikace pomocí syntézy nástroj, qu (at) RTU integrovaného systému (QIS) z
Altera pro strukturální modelování.
· Stažení navržen kódů do penze FPGA pro ověření algoritmu
(Semafor Controller) funkce.A. Design Specifikace
Dopravní světla jsou nedílnou součástí moderního života.Jejich řádný provoz může kouzlo
Rozdíl mezi hladké proudění provozu a čtyři-lane chaosu.Řádné fungování
vyžaduje přesné načasování, jízda na kole přes státy správně, a reakce na vnější
vstupů, jako je chůze signály.
Regulátor musí být navrženy řídí semafory na rušné silnici (HWY)
křížící straně silnice (SRD), která má relativně lehčí zatížení.Obrázek 1 znázorňuje
umístění semaforu.Senzory na průsečíku přítomnost vozů
na dálnici a boční silnice.Obrázek naznačuje, že i silnice a boční
silnice nabídka jediného pruhy pro provoz v každém směru.Obě silnice jsou obyčejné (červená,
Žlutá, zelená) signální světla.Křižovatka je vybavena snímačem.B. konečný-státní stroj specifikace
Semaforu regulátor pracuje následujícím způsobem.
1.Světla regulátor využívá auto senzory na průsečíku straně silnice
se na dálnici, na smysl existence automobilů.
2.Světla regulátor využívá tři časovače: 60 sekund časovač (T60), 30
sekundy (časovač T30), a 10 sekund časovač (T10).Jakmile spouštěcí signál je aplikován
na časovač, časovač výstup je nulový a stává 1 po naprogramované době
období.Například na reset, časovač T30 výstup je '0 'a stane se '1' po
30 s uplynulo a pobyty '1 'až reset přístroje.
3.Chodci mohou použít křižovatku stiskem tlačítka a přepínače debouncing.
Chodci budou muset přejít silnici teprve od přechodu straně silnice
zajištěna po většinu času.
4.HWY světla zůstávají zelené tak dlouho, dokud nejsou k dispozici žádné automobily spuštění SRD senzory.
5.Když HWY světla byla zelená po dobu nejméně 60 sekund, auto na SRD
může způsobit HWY světla procházet žlutá až červená států.
6.Mezitím, světla budou SRD zezelená a zůstat zelená pro minimálně 30
sekund.Další použití čidel SRD za 30 vteřin umožní
SRD zůstat zelená pro maximálně 60 sekund.
7.SRD světla bude cyklus přes žluté a červené státy a HWY světla se pak zase
zelená.
8.Světla pobyt žlutá na 10 sekund.
9.Každý provoz post má tři světla zelená, žlutá a červená.
10.Ve výchozím stavu, HWY světla show GREEN a SRD světla show RED.C. světelné FSM rozhraní signály
FSM na semaforech správce vstupních signálů je uvedeno v tabulce 1.The
Regulátor výstupní signály uvedené v tabulce 2.D. Požadavky
V tomto projektu jste povinni design, model a simulovat konečný-státní
stroj na světlo správce provozu.
1.Nakreslete dopravní-light řadič jako ikona označující I / O řídicí signály.
2.Nakreslete blokové schéma pro osvětlení správce provozu jasně uvede hlavní
systém bloků a rozhraní signály.
3.Nakreslete Mealyho-styl státu diagram, který se vztahuje na všechny právní stav přechodů
stroj.
4.Použijte dvou-nebo tří-proces FSM VHDL kódování stylu.Ujistěte se, že máte
adekvátní a jasné komentáře v kódu.
5.Poskytnout tabulku s uvedením všech vstupních a výstupních signálů na semaforech
řadič a semafory FSM.
E. Simulace
Kód VHDL světla správce provozu budou simulovány pomocí qu (at) RTU II software
od Altera.Různé rohu případy byly testovány písemně zkušební stolici.Sub
moduly, jako čítač, multiplexer a byly zaregistrovat písemné odděleně a také
zkoušeny zvlášť test lavičky.Behaviorální Simulace modulů bude
zastoupené v časování křivky.
F. syntéza
Ověřené VHDL moduly pak budou syntetizovány pomocí syntézy nástroj, QIS od
Altera.Strukturální simulace budou prováděny v QIS a budou porovnány s
chování simulací při použití stejné zkušební stolici.Ty představí rejstříku
Transfer Level (RTL) a technologie názory na semaforu Controller.G. stáhnout do FPGA demo rady:
Konečně, budete stahovat vaše navržen kódy do cílové technologie, obor
Programmable Gate Array (FPGA) pro ověření semaforu funkce řadiče
s vyšší pracovní frekvence.Poznamenat, že budete používat FPGA deska (Version:
APEX20KE)
in the attachment below
Obrázek 1, tabulka 1 a tabulka 2
v příloze níže