ADC dynamický výkon

[chacha]

Ahoj
Chcete-li hodnotit ADC dynamických parametrů, jako je SNDR, SFDR, ENOB atd., obvykle použije plném rozsahu sinusového signálu na svém vstupu.
Může kterýkoli subjekt říct, jak si máme vybrat četnost tohoto sinusoida?
I žádost o podrobné vysvětlení ..

Díky moc.

 

[electronspin]

V ideálním případě by se frekvence nevadí, nicméně, jakmile ADC je realizováno frekvence skončí mattering hodně.

Čím vyšší je frekvence horší výkonnost bude (běžně).

Věci, které mohou způsobit rozklad frekvence jako funkce frekvence jsou:

1.Vzorku a Hold: Jedná se o společný předek bloku, který zjednodušuje požadavek na nějaké následující vzorku bloky, které se děje paralelně (tj. komparátory).Účelem vzorku a Hold je snadné časové požadavky a poskytovat dostatečnou sílu pohonu pro následující bloky, ať už se jedná zesilovače, komparátory, rezistor struny, GM buňky, kondenzátory, ustálení časy pro odběr vzorků systémy (skoro všechny ADCs) mohou apod. způsobí harmonické ve výstupu a jako usazovací časy se horší pro vyšší frekvence, vyšší frekvence vstupů degradovat výkon prostřednictvím harmonické.
2.Komparátory: To je maso a brambory na ADC a všechny ADCs musí mít alespoň jeden kousek komparátor nebo atomová-ADC.Komparátory jsou obvykle ve vzorku systémy, které trpí doba ustálení výše zmíněný problém.
3.přepínače: po celou přepínače ADC existují pro připojení vstupních signálů, odkazy, atd. v určitou dobu během hodinovém cyklu.Když se tyto přepínače slouží k připojení signálu a reference (což nakonec je připojen v závislosti způsobem signál (obvykle)), pak přepínače jsou odporové a kapacitní, což znamená, že jsou skutečně frekvence závislý impedance je.Jedná se o jednu z věcí, které způsobuje problémy v těchto dvou výše uvedených bodů se vztahuje k vyřízení krát.

Všechny výše uvedené se týká rčení, že rychlejší je těžší, protože zúčtování krát.Viděl jsem případy, kdy z důvodu smíchání s jinými hodiny na čip tam, kde skutečně konkrétní frekvence, které byly horší, než maximum.Také můžete mít v případě dodávky hluku napájení, kde je na čipu oddělení nebo vypnutí čipu oddělení změny v závislosti na četnosti a tam jsou některé frekvence, které jsou skutečně citlivější.To vše se týká míchání signálu s jinými tóny na napájení / reference.

Pokud se podíváte na národy pozemcích SNDR / etc ve většině dokumentů si všimnete, že odpadávají, jak se dostat blízko k FS / 2.Důvody jsou obvykle ty, bylo navrženo.Doufám, že to pomůže.

Jako rozloučení údaj bych zmínit, že nemusíte nutně potřebovat vaši vstupní frekvence se pohybuje mezi DC a FS / 2.Kromě bandbass / horní propusti druhy ADCs, tam je také myšlenka pomocí základních flash / potrubí pro sub-vzorku.V tomto případě je vstupní frekvence je skutečně nad FS / 2 a odběr vzorků akce samotné směsi vstupního signálu až baseband.V tomto případě jádro ADC může pracovat s frekvencí pouze zajímavé až do FS / 2 vzhledem k tomu, vzorek a držte se musí skutečně fungovat správně na vaše vstupní frekvence.

Neváhejte mi říct, kde si myslíte, že se mýlím, nebo přidat nápady!