ahdl a veriloga

[borodenkov]

V ahdlLib v Cadence tam jsou "ahdl" a "veriloga" názory.Synthax je jiný.

Jsem zmaten rozdílem mezi nimi."Veriloga" by mělo být Verilog-model.Zdá se, že "ahdl" znamená pro jazyk SpectreHDL - co to je?

Který model je lepší používat?

 

[field_catcher]

Pokud je mi známo, ahdl je útlumu.Verilog-je ten, k použití.Verilog-je analogový podmnožina rozvíjejících jazyka Verilog-AMS.

 

[geconom]

Také může ahdl být nahrazen VHDL-AMS.

 

[borodenkov]

geconom napsal:

Také může ahdl být nahrazen VHDL-AMS.

 

[cube007]

Vím, že AHDL pouze jako Altera HDL pro digitální vzory.Nomenklatura je trochu matoucí.