B
borodenkov
Guest
V ahdlLib v Cadence tam jsou "ahdl" a "veriloga" názory.Synthax je jiný.
Jsem zmaten rozdílem mezi nimi."Veriloga" by mělo být Verilog-model.Zdá se, že "ahdl" znamená pro jazyk SpectreHDL - co to je?
Který model je lepší používat?
Jsem zmaten rozdílem mezi nimi."Veriloga" by mělo být Verilog-model.Zdá se, že "ahdl" znamená pro jazyk SpectreHDL - co to je?
Který model je lepší používat?