Ahoj všem, pochybnosti o Verilog úkolu

[VLSImaniac]

Ahoj, může mi někdo říct, proč bychom neměli model synchronního logiku úkol?

 

[omkar]

Ahoj,
Úkol může být tzv. zevnitř procesní bloku, který pro syntézu znamená sekvenční začíná-end block.A začíná-end bloku může být pouze uvnitř vždy prohlášení, které musí obsahovat posedge nebo negedge postavit v citlivosti seznamu, aby se model synchronní syntézy nástroje logic.Since nemůže mate vnořené okraje-vyvolalo konstrukce, úkol je nelze použít pro model synchronizace logiky. (přečtěte si to někde, tak mě opravte, jestli se mýlím)