Altera globální hodiny divize

[bbgil]

Snažím se použít globální nastavení hodin na Altera Max 7000s, ale to je příliš rychlý pro můj návrh.Jak mohu zpomalit?musím dát hodiny divize program ve své architektuře?Pokud ano, může mi někdo pomoct?Jsem modelování projekt založený na systému 2 hodiny Hz.Díky předem.

 

[Iouri]

to, co je vstupní frekvence?a co je vám požadované frekvence?

 

[bbgil]

moje vstupní frekvence je globální nastavení hodin v 7000s Max (24,5 MHz).Snažil jsem se pomocí dekodéru to zpomalit, ale já jsem s problémem na straně VHDL coz architektura jeho vyžaduje delší programování.Můj požadované frekvence je 2 - 5 Hz.Díky za každou vstup.

 

[benzwishc]

Třeba můžete použít nastavení hodin dostat své hodiny strom v qu (at) RTU, nejprve nastavit individuální hodiny jako základ hodiny, a pak si vytvořit odvozené hodiny od základu celý den, hodně štěstí
Naposledy upravil benzwishc dne 14 června 2006 11:48; edited 1 krát v celkové

 

[Iouri]

Co bylo špatně na impliment jednoduché čelit?

 

[xihushui]

Myslím, že u můžete použít venkovní hodiny vytvořené youself.i naznačují, y nepoužívají dividor se u design.division možná generovat spoustu otázek.

 

[sp]

To je hodiny divize já vždy použít k získání pomalejší CLK ..

Kód:

Potřebujete-li pomalejší hodiny, zde je jednoduchý algoritmus hodiny dělič, který dělí hodiny od 2N.Kde:N = F (krystal) / 2 * F (požadované)
- Soubor "clk_div.vhd"- Obecný hodiny dělič, dělí o 2 * N- Převzato z "VHDLL Primer" od J. Bhasker, s.
295-------------------------------------------------- ----------------------------------------Knihovna IEEE;

použití ieee.std_logic_1164.all;subjektu clk_div je

generické (N: pozitivní: = 2);

přístav

(Fast_clk, reset: v std_logic;

slow_clk: buffer std_logic

);

konec clk_div;Architektura chování na clk_div je

začít

Proces (reset, fast_clk)

variabilní počet: přírodní;

začít

pokud reset = '1 'pak

Počet: = 0;

slow_clk <= '0 ';

elsif rising_edge (fast_clk), pak

Počet: = count 1;

pokud count = N pak

slow_clk <= není slow_clk;

Počet: = 0;

end if;

end if;

ukončení procesu;

konec chování;

 

[sree205]

přednostně, použití makra poskytovány v qu (at) RTU sám.to LL ušetřit spoustu prostředků.