Analog Delay Locked Loop obvod THESIS

[blowfish]

Jako já PROJEKT v prodlení LOCKED LOOP, chci studovat Analog Delay Locked Loop obvodů, typů a různých METHODLOGIES využívána při navrhování OKRUHU
Prosím pošlete mi nějaké papíry nebo diplomové práce, což vysvětluje DLL SCRATCH NA KONCI PRO SNÍŽENÍ chvění a minimalizaceThanks In Advance

 

[zakrotta]

Low-jitteru hodiny násobení: srovnání PLLs a DLL

van de Beek, RCH Klumperink, EAM Vaucher, CS Nauta, B.
Univ.of Twente, Enchede, Nizozemsko

Tento dokument se objevuje v: obvody a systémy II: Analog and Digital Signal Processing, IEEE Transactions on [viz též obvody a systémy II: Express kalhotky, IEEE Transactions on]
Datum vydání: srpen 2002
Objem: 49, číslo: 8
Na straně (s): 555 do 566
ISSN: 1057-7130
INSPEC přístupové číslo: 7478914
Digital Object Identifier: 10.1109/TCSII.2002.806248
Posted on-line: 2002-12-16 09:58:56.0
Abstrakt
Tato práce ukazuje, že pro daný výkon rozpočet, praktické Phase-Locked Loop (PLL)-na hodiny multiplikátor je nižší než chvění zpoždění-Locked Loop (DLL) ekvivalent.To je způsobeno tím, že zpoždění buňky v kruhu PLL-oscilátoru může spotřebovávat více energie na buňku než jejich protějšky v DLL.Můžeme ukázat, že tento efekt je silnější než známý efekt chvění akumulaci, která se vyskytuje v napětí-řízené oscilátory (VCO) s PLL.Za prvé, analýza stochastických-výstup jitteru architektury, kvůli nejdůležitějších zdrojů hluku, je prezentována.Pak, další důležitý zdroj chvění v DLL-založené hodiny multiplikátor je léčena, a sice stochastická nesoulad zpoždění buněk, které tvoří napětí DLL-řízené zpožďovací linka (VCDL).Analýza je prezentována, která se týká pravděpodobnostní rozložení zpoždění buněk k výstupu jitteru hodin multiplikátor.Obvodů technika, tzv. impedance úrovně škálování je pak představován, která umožňuje konstruktérovi optimalizovat hluk a nesouladu chování obvodu, nezávisle na jiných specifikací, jako je rychlost a linearity.Použijeme-li tuto techniku na design zpoždění buněk dává přímou kompromis mezi hlukem vyvolané chvění a využití energie, a nesoulad mezi stochastické vyvolané chvění a využití energie.
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu

 

[zakrotta]

CMOS DLL-na 2-V 3.2-ps jitteru 1-GHz hodiny syntezátor a teplota-kompenzované laditelný oscilátor

Foley, DJ Flynn, MP
Katedra Microelectron, Nat.Univ.Irsko, Cork, Irsko;

Tento dokument se objevuje v: Solid-State Circuits, IEEE věstník
Datum vydání: březen 2001
Objem: 36, číslo: 3
Na straně (s): 417 do 423
Setkání Datum: 05/21/2000 - 05/24/2000
Místo: Orlando, FL
ISSN: 0018-9200
Předmět: IJSCBC
INSPEC přístupové číslo: 6889726
Digital Object Identifier: 10.1109/4.910480
Posted on-line: 2002-08-07 00:19:21.0
Abstrakt
Tento dokument popisuje low-nízké napětí-chvění hodiny syntezátor a teploty-kompenzované laditelný oscilátor.Oba tyto obvody používají self-úpravě zpoždění-Locked Loop (DLL), která řeší problém s blokováním falešných spojených s konvenčními knihovny DLL.Tuto knihovnu nevyžaduje zpoždění kontrolu napětí lze nastavit na power-up, ale může získat od chybí impulsy referenční hodiny, a protože zpoždění rozsah není omezen, může ubytovat variabilní referenční taktovací frekvenci.DLL poskytuje více času fáze, které jsou kombinovány k vytvoření požadované výstupní frekvenci syntezátoru, a poskytuje teplota-kompenzován ovlivnění pro laditelný oscilátor.S 2-V zásobování měří rms chvění pro 1-GHz syntezátor výkon 3,2 ps.S 3,3-V dodávky, efektivní jitteru 3,1 ps byla měřena na 1,6 GHz-výstup.Laditelný oscilátor má 1,8% změna kmitočtu nad okolní teplota v rozsahu od 0 ° C až 85 ° C.Obvody byly vyrobeny na generické 0,5-μm CMOS digitální proces
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu

 

[zakrotta]

Low-fázový šum, Anti-harmonické frekvence programovatelný DLL multiplikátor s periodou Chyba Odškodnění za Čelní Redukce

Du, Q. Zhuang, J. Kwasniewski, T.Tento dokument se objevuje v: obvody a systémy II: Express kalhotky, IEEE Transactions on [viz též obvody a systémy II: Analog and Digital Signal Processing, IEEE Transactions on]
Datum vydání: listopad 2006
Objem: 53, číslo: 11
Na straně (s): 1205 - 1209
Počet stránek: 1205 - 1209
ISSN: 1057-7130
Digital Object Identifier: 10.1109/TCSII.2006.883103
Posted on-line: 2006-11-13 07:50:44.0
Abstrakt
Nízký fázový šum, zpoždění-loop-zamčený na programovatelné frekvenční násobič, s násobením poměru 13 až 20 a výstupní frekvenční rozsah od 900 MHz až 2,9 GHz, je hlášen v této stručné.Nové přepínací kontrolní systém je zaměstnán v obvodu, aby schopnosti zamykání s frekvencí buď nad nebo pod start-up frekvence bez inicializace.Chcete-li snížit rušivé výstupní úroveň výkonu, nízké-pásma pomocné vedení [období chyba kompenzační smyčkou (PECL)] je zaměstnán kompenzovat chybového výstupu období způsobené chybami fáze přeskupení.Tato frekvence multiplikátor je implementován v TSMC 0.18-<formula formulatype="inline"> <tex> mu ($ hbox (m }}$</ tex> </ vzorec> CMOS technologii a měří s četností syntetický zdroj.Významné snížení produkce ostruhy z <formula formulatype="inline"> <tex> $-$</ tex> </ vzorec> 23 až <formula formulatype="inline"> <tex> $-$</ tex> </ vzorec> 46.5 dB na 1,216 GHz je dosaženo tím, že umožňuje PECL.Naměřená cyklus-k-cyklu, načasování chvění na 2,16 GHz, 1,6 ps (RMS) a 12,9 ps (pk-pk), a fázový šum je <formula> <tex> $-$</ tex> </ vzorec> 110 <formula formulatype="inline"> <tex> $ hbox (()) dBc / Hz hbox (()) $ </ tex> </ vzorec> 100-kHz ofset s energetickou spotřebu 19,8 mW při 1,8 - V napájení.
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu

 

[DZC]

Následující materiál může být užitečné pro you.Actually jsem těžil hodně.
http://www.edaboard.com/viewtopic.php?p=437359 # 437359

Pozdravy.

 

[flushrat]

vidět

http://www.edaboard.com/viewtopic.php?p=573707 # 573707