Analog simulace Verilog netlists?

[verimark]

Zdravím všechny.Jsem nového v této oblasti, a nikoliv obeznámen s návrhem průtoku a CAD nástroje.Může mi někdo prosím nasměrujte mě správným směrem, pokud jde o to, co musím udělat, aby simulovaly syntetizován (s Synopsys) Verilog netlist v Cadence s hSpice nebo Spectre?Potřebuji provést přechodové analýzy.

Netlist Verilog je složka jména (jako muxes a flip-flopy), které se zdají být konkrétní knihovny.Musím dodat soubor s knihovnou se Cadence stejně?

Opravdu si toho vážím vaší pomoci.