ASIC simulace vs FPGA

[no_mad]

Ahoj, měl jsem tento argument se svým kolegou. Tento argument je případné návrhy byly ověřeny na FPGA desce, musí ověřit, znovu ASIC simulační nástroj s SDF souboru. Jedná se o potvrzení návrhu bude fungovat bez chyby nebo závady, když pásek později. Podle mého kolegy, pokud návrh pracuje na FPGA desce. Tak to určitě bude fungovat na ASIC. Ale můj argument je to, co o zpoždění a závady. Vzhledem k tomu, tyto dva (ASIC n FPGA) má jinou architekturu. Jak všichni víme, FPGA je PLA a ASIC je brána. Chápu, že FPGA je dobrý způsob, jak ověřit a potvrdit algoritmu. Prosím, podělte se váš názor, vysoce ocenil. Díky předem,-no_mad

 

[stevepre]

Váš kolega je většinou v pořádku, ale samozřejmě, musíte se ujistit, že časování omezení musí být dobrá a verfied. Závady a zpoždění? Zpoždění může být chycen v Časová analýza (STA). Závady? Závady jsou všude v každém provedení. A tam jsou závady v obou FPGA a ASIC. Ale pokud je to synchronní design a splňuje načasování, to bude fungovat.

 

[ami]

Ahoj, moje poslední nahraný-out čipů ověřit jak radou FPGA a simulace (RTL a brány úrovni), a zde jsou některé z mých zkušeností: 1. ověřením kódu na FPGA desce, může se ujistěte se, že čip funguje dobře. Tam jsou některé funkce vyžadují velmi dlouhou dobu mají být kontrolovány RTL simulace a FPGA je jedinou možnou volbou. 2. s výjimkou použití FPGA - Direct -> ASIC Tecnology, zkontrolujte, zda brána / načasování SDF souboru je třeba. Problém zde není funkce, ale načasování. 3. Mám pocit, jakýkoli kód, který pečlivě kontroluje RTL simulace ---> Spustit a do FPGA desce + + + SDF času zkontrolovat OK ---> ASIC čip bude fungovat OK. rgrds,

 

[bajahaya]

Ahoj, Není nutné, aby měl čip funtionaly dobře fungovat v ASIC, pokud se prokáže, v designu FPGA. Důvod: FPGA směrování je omezení řízené směrování, to znamená, že jeho struktura a už jsme se jen nakrátko propojí, aby se každý CLB být připojen. Na rozdíl od ASIC se z ruznych topologii směrování. FPGA mapování se provádí pro jednotlivé architecuture a může využívat větší plochu, tím větší zpoždění, stejně, ASIC pak mohou mít menší plochu a menší zpoždění, takže data mohou být příchod brzy také. V ASIC máme dobrou kontrolu na načasování požadavků a nástroje jsou dnes k dispozici, jsou velmi inteligentní v opmitization, který je ve FPGA.So můžeme zajistit, pokud návrh v prokázané v FPGA bude fungovat stejně na ASIC. Vždy bychom měli jít design flow pro STA a Paristic těžby drátů vědět, real-dealy a také zajistit logické / funkce ověřování. S pozdravem, ALI

 

[SkyHigh]

no_mad, FPGA je rapid prototyping tkaniny. Jej použít pro ověření, že funkčnost RTL projekčních prací. Pravidlo: vždy správné něco, co na začátku, než přijdete na dno. Z hlediska ASIC, musíte projít po STA po syntéze, než budete pokračovat na plánek. Zkušenosti: můžete projít po STA po syntéze, ale nemusí projít post-layout simulace s SDF. Jaký je rozdíl: ASIC design je umění. FPGA je hračka. Pokud můžete udělat ASIC, můžete to udělat FPGA. Ale ne naopak.