ATPG simulace otázka!

[oashadhi]

Hi, all
Mám vážný problém:
pre-scan layout ATPG simulace je dobrá
post-layout simulace scan ATPG je chyba
oba z nich nemá žádné časové údaje (včetně doesnt sdf soubor a načasování kontrola)
scan pořadí se provádí při rozložení
Co se stalo?

 

[spauls]

Vypadá to ar enew proudit ASIC.

ATPG simulace smysl po skenování řetězce šití.

 

[oashadhi]

scan řetězce bylo stiched po přeřazení
se nic nezmění, pokud skenování pořadí po rozložení

 

[leeguoxian]

Měl jsem stejný problém!

Vážení oashadhi:
Už jste přišel na to proč?

 

[rameshsuthapalli]

nazdar
naleznete v mé odpovědi na následující odkaz
http://www.edaboard.com/viewtopic.php?p=654345 # 654345

 

[leeenghan]

Nazdar,

Když nepoužíváte sdf back-anotace, zpoždění buněk jsou založeny na zpoždění v knihovně ASIC.Nemusí to být nula, nebo 1ps.Zkontrolujte, zda knihovna ASIC (a vzpomínky, atd.) pochopit, co se zpožděním.

Někdy po vložení hodiny stromu, zabili se velmi špatné, pokud používáte ASIC lib zpoždění.Pak můžete mít držet porušení.

Pokud je to případ, řešení je to (1) změna zpoždění ASIC lib, nebo použijte SDF.

Obecně platí, že post-layout simulace nespustí úspěšně v první soud.Nicméně, při pohledu na průběh a simulace zpráv (např. držení a nastavení porušení), můžete si obrázek, co je špatně.Tam je vždy něco nového v každém projektu, takže nebuďte překvapení, že je potřeba pro technickou dovednost studovat simulace výsledek a odstranění problému.

Pozdravy,
Eng Han
www.eda-utilities.com