Běh VHDL v kadenci

[jowong1]

Ahoj, jsem přemýšlel, jestli někdo má zkušenosti s vedením VHDL soubory v Cadence prostředí. Co jsem chtěl, je to, že jste napsali nějaký VHDL soubor design.vhd a pak supposingly importovat do tempa a to generovat jednotky a strukturální a symbol. To je co jsem dostal, ale pak když se snažím, aby simulovaly to, já setkat 2 problémy: 1) Nejsem si jistá, co můj podnět, protože jsou VHDL je digitální a analogové, pokud mohu použít pro životní prostředí, vše je analogový. 2) Je to pořád říká něco jako "CHYBA: Netlister: nelze sestoupit do libovolné zobrazení definovaných v zobrazení seznamu:" Přízrak cmos_sch cmos.sch jednotka strukturální schéma veriloga ahdl, ale na "například do buňky I4 soudu." alespoň jednotky a strukturální cellview jsou tam například I4. Dělám něco špatně? Díky

 

[edaguy69]

Použijte Cadence LDV.

 

[spweda]

LDV byl už ne podporován Cadence. To bylo nahrazené pronikavá.

 

[gerryhsu]

[Quote = spweda] LDV již není podporován Cadence. To bylo nahrazené pronikavá. [/Quote] LDV se nazývá IUS v nové verzi

 

[jowong1]

Ahoj, já jsem nainstalovat balíček IUS, ale mohu jen zdá, že dělat v Verilog AMSDesigner ale VHDL, říká, že nemůže sestoupit do cellviews, že jsem zvláštní. Vzhledem k tomu, VHDL má výhled jako "subjekt" a "chování", jsem se vázat jeden z mých bloku chování, protože je behaviorálně definován, ale říká, že nemůže upadnout do chování cellview. Jak jsem generovat chování pohled je používat VHDL-In Díky za veškerou pomoc