bude v case práci v cyklu for (VHDL)

[ramz]

for i in 0 - 3 smyčce

case (i)
, kdy 1 => provádějí některá prohlášení
když 2 =>
při 3 =>
when others =>
end case
end loop

Snažil jsem se používat jako je tato, ale nefunguje ..nějaké návrhy appreciatedd

 

[sval]

try this

Kódrocess (CLK, RST, ENA)

začít

if (RST = '1 ') then

for i in 0 až 2 smyčky

věc (i)

když 0 =>, kdy 1 =>když 2 =>end case;

end loop;

elsif (rising_edge (ČLK) a ena = '1 ') then

for i in 0 až 2 smyčky

věc (i)

když 0 =>, kdy 1 =>když 2 =>end case;

end loop;

end if;

end process;

 

[FVM]

Co tím myslíš s ", ale nefunguje."Je to legální VHDL syntax, a tím v podstatě funguje (pokud si doplní chybějící ";" oddělovače).

Na druhé straně, jak jsou psány výše, kód je zcela nesmyslné (také rozšířil kód navrhuje sval).
iteration scheme and the case construct, it has the same effect.

Můžete jednoduše napsat posloupnost příkazů, aniž by pro
režim iteraci smyčky
a věci postavit, má stejný účinek.
Ale to může mít smysl složitější iterace systému.