Cadence ADE mixed-signal simulace problému

[freewing]

I použití Cadence Analog Design prostředí pro simulaci mixed-signal systém (Verilog, Verilog-A, schematický strašidlo modely).Ale je tu té nesprávné rozhraní mezi Verilog blok a zdroj napětí.Zdroj napětí je sinusoida.Já jsem nastavit A2D tj. na svorkách Verilog bloku.Ale to sine zdroj napětí není správně převeden na digitální sekvence.Divná věc je, když jsem jej změnit na zdroj napětí pulsu (vpulse), funguje to dobře.Co by mohlo být důvodem?Thx.

 

[eng_Semi]

Pokud ur prohlašuje variabilní, v ur kód, držet vstupní signál, ujistěte se, že u prohlásit ho za reálný není celé číslo.

Pokud problém existuje, pošlete mi kód (je-li u potřeba)

 

[uncle_urfi]

Musíte stiskněte tlačítko 'Q' pro dotazy A2D, já předpokládám, že přichází z ahdlLib a pak nastavit parametry správně.zejména referenční napětí.

S pulzní zdroj, tam jsou jen dva státy a velmi stručný nárůst / pokles času, ale s hříchem, rozlišení převodníku bude hrát roli.