Cadence design zesilovače PMOS o 40 dB při 100MHz

[Srikant Rao]

Ahoj
Mám potíže s touto otázkou
Design zatížení PMOS společného zdroje zesilovače, aby o zisku 40dB a jednoty získat frekvenci 100 MHz
Zkoušel jsem kombinaci gm / Id a hit "a" trial a jsem schopen splnit obě omezení.

 

[yxo]

Proč si myslíte, že je ocitnou?40 dB je příliš vysoký zisk pro zesilovač CS.Zisk = GMI (R01 R02) R01, R02 malý signál odpor vstupního tranzistoru a zátěži.Myslím, že i ty mají velmi malý proud nemůžete dosáhnout 40 dB