Cadence simulace problém

[tia_design]

Můj okruh je smíšený signál design. pro digitální část, bude to mě stálo příliš mnoho času simulovat. Kdo může říct, mi lepší způsoby, jak zvýšit rychlost simulace?

 

[globaleda]

Mám zájem taky. Já normálně simulovat digitální část odděleny pomocí synopsi. Můžete použít ideální digitální model od ahdl knihovny urychlit mixed-signal Simu. Nicméně, myslím, že existují lepší řešení.

 

[always@smart]

[Quote = tia_design] Můj okruh je smíšený signál design. pro digitální část, bude to mě stálo příliš mnoho času simulovat. Kdo může říct, mi lepší způsoby, jak zvýšit rychlost simulace? [/Quote] jsem použil Hsim simulovat mixed-signal, je to velmi rychle bez obav hodně na přesnosti. jde, inteligentní

 

[chenyao23]

můžete simulovat své digitální části pomocí maxplus, pak dostanete VHDL netlisting, česání do kadence se svými analogovými díly

 

[mzhanghong]

u můžete použít umělec Cadence provádět smíšené simulaci signálu z následujících způsobů:: použijte schematický pohled představit analogovou část a výhled Verilog prezentovat digitální část B: vyzvořit konfigurační pohled podle hierarchie editoru C: definovat IE (rozhraní prvek) D: pak použít simulační nástroj sprectre-Verilog simulovat celý obvod je také možné odvolat se na on-line dokumentu candence

 

[ppenday]

hsim pracoval velmi dobře pro mě v provozních simulací pro smíšené signálu obvody