Chyba pokrytí v RTL kódu

[aditya_vij]

Mám návrh BIST multiplikátor.
Pro výpočet fautl pokrytí výše čipu.Musím vyvolat poruchy v průběžném uzlů.
může někdo vědět, jak vyvolat poruchy v desing RTL.

 

[dr_dft]

Vnést jediné závady v Verilog, můžete jednoduše použít 'síla' prohlášení.
Nicméně, to není běžnou praxí najít chybu pokrytí v RTL.Důvodem je, že vina pokrytí počet se může výrazně lišit provedením.To je důvod, proč tam jsou jen chyba pokrytí 'odhady' v RTL, ale ne 'kalkulačky'.

 

[AlexWan]

Ahoj, aditya_vij

Proč máte v plánu test štukatura-na vině ve fázi RTL?Po syntéze a P & R, drát jméno a západkou jméno bude měnit.Nemůžete zajistit chyba pokrytí ve fázi RTL je stejný v netlistem fázi.