chyba v kódu VHDL, prosím zkontrolovat?

[abhineet22]

Po spuštění tohoto kódu je chyba špatné synchronní popis .......... může někdo pomoci mne .... knihovna IEEE; použití IEEE.std_logic_1164.all, použití IEEE.std_logic_arith.all, použití IEEE.std_logic_unsigned.all, jednotka akumulátoru je port (data: inout std_logic_vector (7 downto 0); rd_wr: v std_logic; - 0 = čtení, 1 = zápis hodiny: v std_logic; reset: v std_logic), konec akumulátoru; architektura RTL akumulátoru je signalizováno temp_data_in: std_logic_vector (7 downto 0); signál temp_data_out: std_logic_vector (7 downto 0); složka byte_register je port (Reset: v std_logic; Povolit: v std_logic, Hodiny: v std_logic; Datain: v std_logic_vector (7 downto 0); Dataout: z std_logic_vector (7 downto 0)); konce složky; začíná dle: byte_register port map (reset, rd_wr, hodiny, temp_data_in , temp_data_out), proces (hodiny, reset), začnou-li clock'event a hodiny = '1 'a reset = 0', pak, pokud rd_wr = '0 'pak data

 

[sesl33]

[Quote = abhineet22] proces (hodiny, reset), začnou-li clock'event a hodiny = '1 'a reset = 0', pak, pokud rd_wr = '0 'pak data

 

[zcg]

"Pokud clock'event a hodiny = '1 'a reset = '0', pak" co je tohle? jaký okruh si myslíte, že to bude syntetizovány?

 

[koppolu1981]

Ahoj abhineet, chyba je, protože u mít udeřen strukturální kód a kód chování ve stejné architektuře. Zkuste vzít chování kód ven a psát stejně jako jiný modul (jednotka). Poté připojte byte_register modulu a tento modul pomocí strukturálního modelu, který bude fungovat .....

 

[bajahaya]

Možná, že by to mohlo být jedním z možných řešení read_write: proces (hodiny, reset) začít pokud reset = '1 'pak temp_data_out '0'); elsif rising_edge (CLK) pak jestliže rd_wr = '0 'pak data