chyba v kontrole syntaxe .... pomozte mi

[abhi_459]

Ahoj dělám projekt na pipeline multiplikační akumulátor ...
im psaní tohoto kódu pro simulaci, ale tam je nějaký problém s wiat na výpis

Architektura chování Mac subjektu je aktuální.
Kompilace VHDL souboru J: / Xilinx / bin / mac / mac_test.vhdl v práci knihovny.
CHYBA: HDLParsers: 1015 - J: / Xilinx / bin / mac / mac_test.vhdl Line 37.Čekat na výpis nepodporované.
CHYBA: XST selhal
Proces "Check Syntax" nebyla dokončena.
někdo pomoci mne plzzzzzzzzzzzzzzzzzz
subjektu mac_test je
konec mac_test;
Knihovna IEEE;
použití IEEE.STD_LOGIC_1164.ALL;
použití IEEE.STD_LOGIC_ARITH.ALL;
použití IEEE.STD_LOGIC_UNSIGNED.ALL;
Architektura bench_Behavioral z mac_test je
signál CLK, CLR, OVF: std_ulogic: = '0 ';
signál x_real, x_imag, y_real, y_imag, s_real, s_imag: std_ulogic_vector (15 downto 0);
Typ komplex je rekord
re, IM: reálné;
konec záznamu;
signál x, y, s: komplex: = (0.0,0.0);
konstantní Tpw_clk: čas: = 50ns;
začít
x_real_converter: jednotka work.to_vector (chování), port map (x.re, x_real);
x_imag_converter: jednotka work.to_vector (chování), port map (x.im, x_imag);
y_real_converter: jednotka work.to_vector (chování), port map (y.re, y_real);
y_imag_converter: jednotka work.to_vector (chování), port map (y.im, y_imag);

DUT: jednotka work.mac (chování)
port map (CLK, CLR, x_real, x_imag, y_real, y_imag, s_real, s_imag, OVF);
s_real_converter: jednotka work.to_fp (chování), port map (s_real, s.re);
s_imag_converter: jednotka work.to_fp (chování), port map (s_imag, s.im);
clock_gen: proces je
začít
CLK <= '1 'po Tpw_clk, '0' po 2 * Tpw_clk;čekat na 2 * Tpw_clk;Ukončit proces clock_gen;
stimul: proces je
začít
CLR <= '1 '; počkat, až CLK = '0';
x <= ( 0,5, 0,5), y <= ( 0,5, 0,5), clr <= '1 '; počkat, až CLK = '0';
x <= ( 0,2, 0.2), y <= ( 0,2, 0.2), clr <= '1 '; počkat, až CLK = '0';
x <= ( 0,1, -0,1), y <= ( 0,1, 0.1), clr <= '1 '; počkat, až CLK = '0';
x <= ( 0,1, -0,1), y <= ( 0,1, 0.1), clr <= '0 '; počkat, až CLK = '0';
CLR <= '0 '; počkat, až CLK = '0';
x <= ( 0,5, 0,5), y <= ( 0,5, 0,5), clr <= '0 '; počkat, až CLK = '0';
x <= ( 0,5, 0,5), y <= ( 0,1, 0.1), clr <= '0 '; počkat, až CLK = '0';
x <= ( 0,5, 0,5), y <= ( 0,5, 0,5), clr <= '1 '; počkat, až CLK = '0';
x <= (-0,5, 0,5), y <= (-0,5, 0,5), clr <= '0 '; počkat, až CLK = '0';
CLR <= '0 '; počkat, až CLK = '0';
CLR <= '0 '; počkat, až CLK = '0';
CLR <= '0 '; počkat, až CLK = '0';
CLR <= '1 '; počkat, až CLK = '0';
čekat;
Ukončit proces stimul;
konec architektura bench_Behavioral;