co je hradlové úrovni?

[amaal.83]

Ahoj všem,

Chci vědět, co je hradlové úrovni RTL úrovni?

thx

 

[zhongdg]

RTL: popis je rozdělen do kombinační logiky a skladování elements.The
skladování prvků (flip flops, zámky) jsou kontrolovány pomocí systému hodinami.V
Popis je synthesizable.

GATE: návrh je reprezentován jako netlist s branami (AND, OR, NOT, ...) a
skladovací prvky,
to vše s buněčnou zpoždění.Popis byl syntetický.

Na RTL popis je obvykle převádějí na bránu-úrovni popisu obvodu pomocí logických syntéza nástroj.

 

[ljxpjpjljx]

hradlová úroveň je prezentovat vaše obvodu s cílovou knihovny!

 

[dechen]

RTL:
high level description
hradlová úroveň: po syntéza, RTL je mapována do cílového lib

 

[moriar]

Moje spojení neustále dostává reset * povzdech *

Mimochodem, je to již dlouho, ale tady je:

RTL == Registrovat Převod Level
Tato úroveň abstrakce popisuje chování obvodu nebo zařízení (behaviorální model může být použit) založený na toku signálů nebo přenos dat.

Gate Level netlist popisuje skutečné boolean reprezentace obvodu nebo zařízení.A pravda tabulky mohou být také použity.

Doufám, že si můžete prohlédnout na rozdíl od této.

Chystáte se, budete mít další úroveň netlist obvodu nebo koření netlist.

RTL -> Gate Level -> Spice netlist.

 

[shobhitk]

RTL Level:
V případě, že skutečné číslo je napsáno Míchaný s Některé logické.

GATE Level: Její po Synthesis.a pouze Instance jsou tam ale také reuire cílové knihovny pro simulaci.

 

[Mirza Yasir]

bráně úrovni obvodu jsou popsány z hlediska bran (např. a, NAND).Hardware design na této úrovni je intuitivní pro uživatele se základní znalostí digitální logiku designu, protože je možné se podívat na one-to-one korespondence mezi logické schéma obvodu a Verilog popis.Chcete-li plně využít výhod logika syntéza, konstruktér musí nejprve pochopit tok z high-úrovni RTL popisu do brány-úrovni netlist.
<img src="http://images.elektroda.net/1_1210938339_thumb.gif" border="0" alt=""/>

 

[ljxpjpjljx]

ve skutečnosti branou úrovni je konečný graf čip!