Co je syntetizovatelné

M

moh_monem43

Guest
ahoj
Nerozumím tomuto prohlášení
Real: reálné číslo v rozsahu od-1.0E38 až 1,0 E38.ne syntetizovatelné.
syntetizovatelné a ne syntetizovatelné.co znamená toto slovo?
díky

 
Ahoj příteli,

V oblasti VLSI,
Slovo syntetizovatelné hraje klíčovou roli.
, Where your modular approach becomes a connected gate list.

Vlastně cokoliv design kódu (RTL nebo strukturální), že psaní je převeden do syntetizovatelné netlist,
kde jsou Vaše modulární přístup stane připojen brány seznamu.

tj. Předpokládejme, že jste napsat RTL kód pro výbavu,using tools...

pak tuto výbavu stává seznam logicky spojené brány seznam (XOR, AND, atd.), které mohou být automaticky provedeny
pomocí nástrojů ...

Nyní kódy, které lze převést na platnou netlist pro generování hardware se říká, že syntetizovatelné ..

V digitální logiky koncepce reálných čísel není platný, neboť jsme logiky jako dvě základní celých čísel 0 a 1.

Dokonce i IEEE standardizované pojmy silný / slabé signály donot jít do frakční nebo desetinnou čárku hodnotu čísla.To je důvod, proč to není syntetizovatelné.
Doufám, že jste nyní jasná.

 
Syntetizovatelné znamená, že by to mohlo být mapovány na hardware obvodu.
Real data typu nejsou syntetizovatelné, protože desetinná čárka represntation v H / W není omezen.

Díky
Haytham

 
Znamená kód HDL mohou být přeloženy do fyzické okruhy, jako jsou posuvné registry, čítače atd., které mohou nebo nemusí být funkčně správné.

Most syntéza nástroje pro FPGA nepodporují reálných čísel.

 
No, je to jako kdyby nástroj je převod vašeho RTL do strukturální formy nebo netlist bran ... podle svých vlastních pravidel ...

 
Takže, co když je to nezbytné pro tok programu?jak překonat tuto překážku?

 
Vážení přátelé.

Používají pevné-bod číslo pouze pro reálné číslo problému.

To je dost na všechno.

 
Syntetizovatelné znamená převedení vašeho HDL do aktuální složky (např. vrata, obvody atd.)
Například můžete napsat kód v Verilog:
a (d, b, c);

Tato věta "syntetizuje na" a brána, to je, tato věta má za následek vytvoření Gate a.
To znamená, C a B jsou vstupy pro a brány, a d je výstup.

 
syntetizovatelné znamená RTL může být teansform inlto hardware syntézou nástroje

jako DC.

S pozdravem
moh_monem43 napsal:

ahoj

Nerozumím tomuto prohlášení

Real: reálné číslo v rozsahu od-1.0E38 až 1,0 E38.
ne syntetizovatelné.

syntetizovatelné a ne syntetizovatelné.
co znamená toto slovo?

díky
 
Ahoj,

DC máte na mysli přímý currnet.Je to analogové hodnoty a jak můžete model přímo bez jakéhokoli procesu zaokrouhlování či zkracovat.Můžete laskavě přijít opět v detailu.

 
DC znamená Design překladačů, nástroj z Synopsys který konvertuje ur RTL úrovně netlist bráně (mapovány na ur technologie buněk)

 
Pokud opravdu potřebujete řešit s reálnými čísly (nejčastěji můžete pracovat s celými čísly nebo dva je doplněk), pak se budete muset starat o různé kousky yourselve (znak, mantisa, exponent).

Mohu vás ujistit, že je to opravdu složité pro začátečníky i zkušené programátory se snaží vyhnout, jak to zpomaluje výkon systému.Ale pokud opravdu potřebujete dynamický rozsah, no, žádná jiná možnost potom.

Úspěch se svým projektem

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top