Co je to re-syn v logice design?

N

ntct

Guest
pls dejte mi vědět, co je re-syn v logice design? Jak se mohu dozvědět o re-syn? thks
 
Myslím, že celou dobu je "re-syntézy". To znamená, že pokud nejste spokojeni s výsledky syntézy, můžete "re-syntézu" Váš návrh se snaží různými vlastnostmi a realizaci omezení k dispozici nástroj, jako je syntéza s využitím dostupných bloků, FSM kódování atd. Můžete také hrát si s designem a re- syntetizovat je zkontrolovat, zda máte efektivní implementace. Plz dejte mi vědět, pokud "re-syn" je něco jiného.
 
i WÜD chtěl držet s návrhem na Sparc je. Re-syntézy budou prováděny b, když u cítí ur syntézy byly zpočátku nedává dobré výsledky. V tomto bod, může u muset dát přísnější omezení a změnit možnosti k dispozici nástroje pro syntézu
 

Welcome to EDABoard.com

Sponsor

Back
Top