Co simulace souborů SystemC s VHDL testbench

[doromdor]

Omlouváme se, pokud to není správné místo na post mou otázku,

Já jsem intrested v co-simulaci VHDL a SystemC

Chci používat VHDL testbench, aby se testovací soubory SystemC

Programy Já používám pro toto jsou Questasim a ModelSim (z Mentor Graphics)

Každý, kdo má dobrý tutoriál o tom, nebo může vysvětlit mi, jak udělat to je?Díky předem,

Trik

 

[pini_1]

Je-li design v systému C, než psát test-lavici systému c je jednoduchý a nástroj je zdarma jak protichůdný k simulaci mix VHDL.
Zde je příklad:
http://bknpk.no-ip.biz/my_web/First_SCV/aisTB.html

 

[farhada]

Co je to simulátor, který používáte?A co děláte s modelem DUT?

 

[doromdor]

Dobrý den pini1, musím použít ModelSim s VHDL testbench, které jsou uvedeny na mě

takže psaní SystemC testbench není řešením.být zavázán kdekolifarhada, I am using ModelSim jako simulátor a nejsem zcela jist, co máte na mysli

s modelem DUT.

Pokud můžete, prosím, vysvětlit, budu vděčnýTrik

 

[aji_vlsi]

Dor,

Podívejte se na jejich manuální, jsem našel: VHDL Instantiating SystemCMáme Verilog / SV-SystemC školení příklady @ CVC, může rychle se dostat do VHDL v případě potřeby.Kontaktujte mě offline info (at) cvcblr.com-li zájem.

Hodně štěstí
Ajeetha, CVC
www.cvcblr.com