Constraint diagram pro synthsis

[aomeen]

Zdravím všechny,

Jsem v novém digitálním provedení pro synthsis.Můj manažer mě požádal o hodinové omezení diagramu a vstupní / výstupní zpoždění omezení diagram pro můj návrh.

Za zpoždění omezení diagram,
četl jsem v nějaké knize ASIC, že je to spojené se doba potřebná pro vstup, které mají být k dispozici po celý den hrany, a na výstupu bude k dispozici dříve, než příští okraj ...Problém je, že všechny moje konstrukce bloků je ideální, pokud "Ne-synthsis
č. zpoždění!", Tak jak to mám hodnotit omezení zpoždění?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Otázka" border="0" />

bych měl upřesnit, že pokud jde o symbolické bloky zpoždění ...tedy předpokládat, D-FF má zpoždění δ a výbavu má zpoždění Ta ans so na<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Otázka" border="0" />

Co Hodiny omezovat diagram?

Thanks in advance ...

 

[Dr_MS]

Nazdar,

Ty by měly definovat vstupní / výstupní zpoždění omezení Vašeho návrhu pro syntézu.
Představte si, že vstupy pro Váš návrh přišel z jiného bloku a nejsou statické, musíte definovat vstupní zpoždění, protože tyto vstupy nebude okamžitě k dispozici (mají zpoždění).Hodiny okraj reference vám dává horší případ prodlení.Stejná pro výstupy.

 

[aomeen]

Dr_MS napsal:

Nazdar,Ty by měly definovat vstupní / výstupní zpoždění omezení Vašeho návrhu pro syntézu.

Představte si, že vstupy pro Váš návrh přišel z jiného bloku a nejsou statické, musíte definovat vstupní zpoždění, protože tyto vstupy nebude okamžitě k dispozici (mají zpoždění).
Hodiny okraj reference vám dává horší případ prodlení.
Stejná pro výstupy.

 

[yln2k2]

Nazdar,Rule of Thumb pro všechny přístavy (s výjimkou CLK) je tedy 40:60

V případě, I / P zpoždění užíváte 40% CLK dobu a dává 60% CLK se z boku.

Podobně o / p prodlení 40% a 60% dát ven na stranu.

Tyto%, závisí na typu konstrukce a bude jinak, kdyby váš modul je mluvit s vnějším světem (pokud máte porty přičemž do jiného čipu) ...

Pokud jde o ingenral CLK musíte mít zdroj latencí (což by mělo pocházet z nejvyšší úrovně, syntéza).je zcela závislá na vašich ASIC syntéza strategie ...

neváhejte se zeptat, jestli máte nějaké konkrétní pochybnosti.Thanks & S
yln