CoreGen paměti

[suddy72]

Ahoj kluci,

Myslel jsem, že jsem měl prasklé jádro gen paměťový modul, ale jeho ne to, co jsem očekával.

Když vytvoříte modul, máte data_in line, CLK, adresu, napište umožňují a data_out signály.

Máte mít příkaz, jako je adresa <= adresa 1 se dostat na další adresu v paměti, nebo to bude dělat aumomatically po každém stoupající hodiny okraj?

Napsal jsem kód tak, že píše data_in na každý addresss v modulu pak, když se dostane na konec, že přeskočí na druhou adresu dolů a opouští první sám.Potom, když jsme = '0 'je třeba zobrazit obsah v paměti 1, ale ono doesnt, zdá se, jako jeho psaní k tomuto umístění, i když jsem neřekl to.

jakoukoli pomoc nebo kód by bylo skvělé.

na zdraví lidí.

 

[rberek]

Musíte aktualizovat adresu sami.Není to pro vás.

Proč se to zdát jako jeho psaní na dané místo?

 

[suddy72]

Díky za odpověď.

Podívejte se, kdy adresa dostane na konec paměti, tj. říkají 1111 to automaticky zpět na 0000 nebo se to prostě zastaví?

 

[rberek]

Adresa neznamená automaticky dělat nic.Jste zodpovědní za poskytování adresu.Bude psát na adresu, kterou poskytují, a předpokládat, nic jiného o adrese.

 

[suddy72]

Takže to znamená, když adresa je na "1111", která je poslední adresa v paměti pole, v případě, že příkaz je adresa, adresa = 1, bude to prostě zůstat tam, kde je, nebo co to bude dělat?

 

[rberek]

My předpoklad:

Hodnota adresu, kterou jste se vytváří, je registr, který umožňuje vstup do paměti na adresu port.Registru bude trvat na jakoukoliv hodnotu, dáš to.Pokud je adresa registru je 4 bity, a to je v 1111, když přírůstek ji, bude to jít na 0000.Pokud to je pět bitů, hodnota její jít až 10000.Ve vašem RTL, máte vztah, že se registrovat na adresu port, aby zadávání adresy.Pokud vaše adresa paměti port je 4 bity široký, paměť adresu hodnota se změní na 0000.Pokud to je pět kousků široké, paměťové adresu hodnota se změní až 10000.

 

[echo47]

Máte-li nám může ukázat svůj kód (pokud možno krátký modulem), Možná, že někdo tady vám může pomoci jej odladit.

Pokud váš používáte Xiling XST, pamatujte, že byste mohli vytvořit RAM pomocí registru HDL pole místo instantiating coregen RAM.Můžete snadněji používat a ladění.Pro více informací viz vaše XST uživatelské příručce v kapitole "HDL kódovací techniky" sekce ", RAM a ROM."