CPP testcase a Verilog kód

[shiv_emf]

Ahoj
Předpokládám, že v psaní testcase v CPP.Jak to platí pro vektory Verilog modul?

 

[deepu_s_s]

Myslím, že můžeme projít vektory prostřednictvím funkce nebo úkoly v zkušební stolici.

tak mě opravte, jestli se mýlím

 

[aji_vlsi]

shiv_emf napsal:

Ahoj

Předpokládám, že v psaní testcase v CPP.
Jak to platí pro vektory Verilog modul?

 

[avimit]

cpp může pouze intract s HDL simulátoru pomocí VKIS.Takže pokud napíšete cpp testcase musíte použít PLI používat stimulační které vznikly v CPP testcase k HDL simulátoru.
Kr,
Avi
http://www.vlsiip.com