DDR2 řadiče stahování na palubě problém?

[verilog_always]

Ahoj, V kódu jsem napsal já nejsem schopen se dostat z wdata_req DDR2 řadiče tak to vždy zůstane ve stavu 1. proč se to děje? Níže je řidič, který federálové na DDR2 řadič základní IP a pak k FPGA. Ve výstupu nejsem dostat wdata_req z DDR2 a nejsem schopen se pohybovat jiného státu s0: začnou státní

 

[adamsogood]

jsou u cílení Xilinx čip a metodou MIG nástroje? jaké IP, který používáte? moje zkušenost je, že vaše žádost nebyla DDR vzorku jádrem DDR IP.

 

[verilog_always]

Jsem cílení Stratix II zařízení altera IP jádra

 

[cfriend]

1, co jste použili je example_driver? 2 Jak se vám "wdata_req" stavu? od signaltap? 3 Jak o local_ready signál? 4 Máte DDR2 řadič IP licenci?