DDR2 Signal Integrity simulace & Načasování Rozpočet výpočtů

A

aps2itm

Guest
Ahoj všichni ...

Nedávno jsem simulovanými jeden DDR2 266 MHz/533 Mbps paměti interfaced s Power QUICC zpracovatele analýzy těchto výsledků, které mají vliv na kvalitu signálu na přijímači pro SSTL 18 Signalizace

Vhodný výběr zániku hodnota (ODT)
Data Valid Window & Časová rozpětí (Eye Šířka & Eye Vysoká)
Rozpočet načasování výpočty (Číst a psát cyklus)
Zmordoval Hodnotit
Přes-střílet & V Shoot
Cross talk analýzy

Pokud máte jakékoliv pochybnosti v souvislosti s DDR2 paměti Rozhraní I vám mohou pomoci.

 
nazdar,
Jsem pomocí allegro 15,7 gxl pro můj návrh, a já jsem se simulovanou DDR2 údaje a adresu, autobus, ale otázka je,
ale nemohu pochopit / vyvodit žádné logické ze simulace graf je vygenerován.
Mohl byste mi plz pomocí průvodce krok za krokem postup tak, že mohu vyvodit závěr o počasí návrhu by opravdu práce na předem stanovených kritérií (266 Mhz).

Také bych chtěl vědět, jak si nastavit hodnoty pro omezení ex.relativní množitelský zpoždění pro signál integrity, načasování a pro směrování v ECsets (allegro).

To by opravdu pomohla mi v mém návrhu,
Byl bych velmi zavázán ..
Díky a jde
Niraj

 
Nazdar
Lze u vysvětlit asi Načasování Rozpočet výpočty (Číst a psát cyklu).

 
Ahoj Niraj,
Obousměrnou datovou sběrnici signál rád DQ & DQS a import pro řešení než autobus kromě zatížení na adresu řádku.
Nejlepším způsobem, jak zjistit kvalitu signálu je analyzovat oko-diagram na přijímač.Vzhledem k tomu, že DDR2 paměti pracuje na SSTL 18 signalizace musíte nejdříve pochopit SSTL.Pro SSTL odkazují Stub Series Ukončeno Logika pro 1,8 V (SSTL 1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Chladný" border="0" />

podle JEDEC JESD8-15a.pdf (zdarma Doc).
Tento doc najdete jednotného-Ukončeno Úrovně vstupního signálu & Diferenciální Vstupní logické úrovně pro high1 & nízká logic0 vztahu k
ref. napětí.
Z očí diagram musíte najít oko-otevření, rychlost přiškrcením & očí vysokou v různých ODT nastavení pro správnou logiku.
Mám používá Mentor Graphics Hyperlynx 7.7.Já nemám vůbec ponětí o kadence SI software.Ale jak se bude stejná jedna cesta nebo jiný.
Pokud chcete více podrobností získáte zdarma spadla mi napsat.

AMiTPřidáno po 25 minutách:Ahoj Venkat

Na nejvyšší úrovni, časování rozpočtu zahrnují tři složky
Předání šikmo
Přijímač šikmo
Představenstvo šikmo Rozpočet

Vysílač a přijímač zkresluje lze získat z přístroje listu.Dále je rozdělena na nastavení a podržte porcí.

Představenstvo šikmo rozpočet je nejdůležitější pro DDR2 rozhraní a musíte simulovat designu nalézt následující
ISI (DQ & DQS)
Přeslechy (DQ & DQS)
VREF hluku
Cesta délka nesoulad
CIN nesoulad

Pro více informací můžete postoupit DDR2 pamětí prodejce listu.

Amit

 
Existuje nějaká délka vyhovující požadavku na hodiny a DQS?

 
sandhya.im napsal:

může u řekni mi o schémata DDR2 ukončení?
 
Dobrý den, Amit,

Můžete mi prosím pošlete mi, jak se rozhraní IC, jaká místa jsou kontrolována v listech především pro DDR2 paměti, jako je Flash a zařízení.

(Podobně jako výpočet nastavení a Hold Time).

Během SI od IBIS model můžeme dostat všechny tyto parametry a ověřit náš theortical výpočtů.

Chtěl jsem více informací o DDR2 SI simulace?Můžete mi prosím dejte mi vědět.

pozdravy
ragh

 
Ahoj,
Jsem pomocí Allegro PCB SI pro DDR2 simulací.Zatím jsem přidal všechna omezení pro min / max a relativní množitelský zpoždění při omezení manažer v závislosti na listech a AP-notes.Také jsem napsal PCB umístění & smerovací instrukce pro uspořádání části.Také jsem postavil spojené IBIS modely a čekání jsem se dostat částečně DDR2 smerovací simulovat a tohle je moje první.Co mám dělat, když se dostanu na trase DDR2?spustit simulaci pro DQ, DQS a jiné signály?jak mohu vidět šikmo mezi DQ a DQS nebo CLK / --
Díky,
Semifinále

 
Ahoj,

Nástroje, které jsou pro vás pomocí simulace?
Jaký je backend rozhraní (mám na mysli to říct Procesor používá pro DDR2 rozhraní).pozdravy
raghu

 
Jsem pomocí Allegro PCB SI nástroj.V DDR2 mám připojen k Virtex-5.
Semifinále

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top