DDS v FPGA

[mobile-to]

má někdo nějaké informace o implementaci DDS v FPGA?

Hledáte nějaký tutorial.Díky předem.

 

[bpu]

Podívejte se na analogová zařízení stránkách.mít dobré DDS tutorial.
funkční schémata DDS si můžete prohlédnout v IP-jádra docs.

 

[indianarcher]

Vážení přátelé,
Xilinx je tento základní DDS být použity jako černá skříňka v návrhu. Přejdi na Xilinx centrum IP
pro jádro DDS.Také pokud jste již Xilinx ISE 6.X/7.X nástroj, v generátoru Core můžete získat plný DDS jádro a jeho provádění.Podívejte se na list tohoto jádra na

http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=Direct_Digital_Synthesizer&BV_SessionID =@@@2135958936,1123758362@@@& BV_EngineID = ccccaddfgkeemdjcefeceihdffhdfjf.0

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[yodathegreat]

Ahoj

DDS omáčkou kód.

S pozdravemArchitektura DDS_arch z DDS je

podtyp WAVE je STD_LOGIC_VECTOR (5 downto 0);
typu ROM je pole (0 až 63) vlny;
konstantní SINE: ROM: = (
"100000", "100011", "100110", "101000", "101011", "101110", "110001", "110011",
"110101", "110111", "111001", "111011", "111100", "111101", "111110", "111110",
"111111", "111110", "111110", "111101", "111100", "111011", "111001", "110111",
"110101", "110011", "110001", "101110", "101011", "101000", "100110", "100011",
"100000", "011100", "011001", "010111", "010100", "010001", "001110", "001100",
"001010", "001000", "000110", "000100", "000011", "000010", "000001", "000001",
"000001", "000001", "000001", "000010", "000011", "000100", "000110", "001000",
"001010", "001100", "001110", "010001", "010100", "010111", "011001", "011100"
);
signál frqlt: STD_LOGIC_VECTOR (17 downto 0);
signál součet: STD_LOGIC_VECTOR (22 downto 0); - výkon zmije
signál sumlt: STD_LOGIC_VECTOR (22 downto 0); - výkon zmije západky
signál tblout: STD_LOGIC_VECTOR (5 downto 0); - výkon Gate
Začít-------------------------------
- Frekvence západku a změna
-------------------------------
Procesu (SetFreq, Reset, Sumlt) zahájení
If (Reset = RESET_ACTIVE) pak
frqlt <= "000000000000000000";
ElsIf Rising_Edge (SetFreq) pak
frqlt <= ValeurFrequence;
End if;
suma <= sumlt ("0000" & frqlt);
Ukončit proces;

--------------------------------
- Jazýčková zmije ven
--------------------------------
Procesu (Hodiny, Reset), zahájení
If (Reset = RESET_ACTIVE) pak
sumlt <= "00000000000000000000000";
ElsIf Rising_Edge (Hodiny), pak
sumlt <= součet;
End if;
tblout <= SINE (CONV_INTEGER (sumlt (22 DownTo 17)));
Ukončit proces;

---------------------------------
- Získejte ROM Data a západku a výstup
---------------------------------
proces (hodiny)
začít
Pokud Falling_Edge (Hodiny), pak
FREQ_SORTIE <= tblout (5);
end if;
ukončení procesu;

Konec DDS_arch;

 

[bkat]

IEEE
http://ieeexplore.ieee.org/Xplore/DynWel.jsp

Můžete si chceš

 

[mobile-to]

bkat napsal:

IEEE

h ** p: / / ieeexplore.ieee.org / Xplore / DynWel.jspMůžete si chceš