Delay generátor na Altera FPGA

[GertDalPozzo]

Ahoj všichni,
Dostal jsem nějaké problémy během implemenation pouhého zpoždění generátoru na Stratix II.Uvědomil jsem si, posunu-registr ram založené s mnoha kohoutky, takže jsem mohl zvolit požadovaný zpoždění pro okruh.
Po zavedení jsem analyzovala chování dává sine vlna na ADC hodnocení rady (ep2s60) a pak prohlížení vzorků sended na DAC pomocí SignalTap Analyzer.
Nejsou žádné chyby ... všechny vzorky od ADC jsou sended odloženo na DAC.
Ale když jsem změřil fáze hluk signálu na výstupu rady, jsem si všiml, že nebyla přijatelná (-70 DBC) .. když jsem třeba fázový šum nejméně -90 dBc pro mé pourposes.
Používám normální PLL a jednoduchý posuvný registr, nic víc.
Máš nějaké představy o možných příčin tak vysoké fázi hluk?
Existuje nějaký design techniku I miss?
Nemám žádné zvláštní varování od qu (at) RTU.
Díky!

Gert

 

[echo47]

Už jste měřené fáze hluk PLL?To by mohl být viníkem.Zkuste dočasně používat čistší hodiny, jako non-syntetický krystalový oscilátor, možná následovaný pult děličem, pokud potřebujete nižší frekvence.Pozor na "programovatelné" oscilátor čipy, protože oni obvykle obsahují hlučné PLL.