Delay výkaz a hodiny generace v Verilog

[ds18s20]

Ahoj všichni,

Protože víme, že FPGA v obecně nemohou generovat hodiny, ale místo toho hodin musí být vložen do nich z jiného zdroje.

Tak proč je tam # xx zpoždění prohlášení v Verilog nebo jinak řečeno - proč je tam tolik příkladů, jak můžeme "vytvořit" a hodiny se:

Kód:

@ Vždy # 10 q = ~ q

 

[Staré Nick]

Je to nezbytné pro zkušební stolici ačkoli.

 

[aajizattari]

Dobře!

To je opravdu pro testování a simulaci ...
takže si můžete vyzkoušet své design si v samotném softwaru ....a zjistit, zda váš návrh splňuje požadavky na časování
Tato věc není vůbec synthesizeable ....vůbec

Pokud jde o časové jednotky, budete si všimli, že jsou uvedeny ve formě 'časovém horizontu' to nástroj používáme (mám použít Xilinx ISE)Máte pravdu v tom, že je čistě v rámci software .....
To by opravdu magie-li černé skříňky hardware ví o sekundy a nanosecs sama o sobě

 

[pankajrangaree1]

ur otázka je hezké, ale DNT dát CLK signálu v CKT, místo toho zavádějí některé kombinační CKT, která má zpoždění.

 

[manish12]

Delay prohlášení a hodiny generace v HDL myslím, že

je pro projektanta sehnat náznak o signál a zpoždění signálu z důvodu cesty,

tak, že bude alespoň myslím, v tomto směru.

 

[sp]

Je vyžadováno ověření těchto zpoždění hodně ...

Při vytváření modelů chování ...když děláš testbench.

ale když jste FPGA uživatel, nebudeme používat, že tyto zpoždění prohlášení unsynthesizable ...