DFT pro FPGA

R

rogger123

Guest
Ahoj, bylo by možné mít DFT průmyslových vzorů FPGA. Mám na mysli skutečně vyhledávání řetězce?
 
DFT logiky se používá k testování čip pro manfacturing / výrobní chyby způsobené oplatku kontaminace, změny v doping, šortky / Otevřít v Silicon atd. .. FPGA, protože je již manfuactured a testovány,,, je logické DFT nevyžaduje v FPGA design.
 
Myslím, že můžete vložit DFT okruhu do FPGA, která prověří vaši navržené obvody. JTAG obvodů FPGA v podstatě se používá k testování FPGA a pro ladící účely.
 
[Quote = videohu] Myslím, že můžete vložit DFT okruhu do FPGA, která prověří vaši navržené obvody. JTAG obvodů FPGA v podstatě se používá k testování FPGA a pro ladící účely. [/Quote] test, co? dobře, pokud u úmyslu kontrolovat obvod pro funkci v různých uzlech v obvodu .. U lze udělat lépe pomocí softwarových nástrojů (např. pro chipscope pro Xilinx). ok tak asi u Vložte vyhledávání řetězce do logiky FPGA, jak špatně u otestovat ... (Ates které stály miliony dolarů čerpadla ATPG vzory a analyzovat výsledky testů zapouzdřit ASIC) Je-li u zamýšlí učinit tento proces ručně ... .. Myslím, že to bude velmi obtížné
 
Pokud se myšlenka použití backanotated netlist (po řetězu skenování vložení) pro FPGA prototyping, že se můžete pokusit najít slavné Foster-Benning knihy, které pokrývají tuto záležitost. Z mého pohledu, tam jsou některé výhody této namísto použití RTL pro FPGA (např. testování konstrukce, která opravdu jít do čipu po všech změnách mýtné, ECOS, ...). Ale dis-advanteges je, že potřebujete vytvořit skripty pro backanotation bude FPGA oblast využití bude horší kvůli nahrazení knihovny ASIC s knihovnou cílem FPGA, místo čistých RTL, ... Samozřejmě, že FPGA je pretested a nepotřebujete žádné scanchain pro funkční účel na to. , Ale pokud používáte aprouch s back-anotated netlist, můžete spustit ATPG testy FPGA, aby po ověření všech transformace v přední a back-end toku.
 
Ahoj, bylo by možné mít DFT průmyslových vzorů FPGA. Mám na mysli skutečně vyhledávání řetězce?
 
DFT logiky se používá k testování čip pro manfacturing / výrobní chyby způsobené oplatku kontaminace, změny v doping, šortky / Otevřít v Silicon atd. .. FPGA, protože je již manfuactured a testovány,,, je logické DFT nevyžaduje v FPGA design.
 
Myslím, že můžete vložit DFT okruhu do FPGA, která prověří vaši navržené obvody. JTAG obvodů FPGA v podstatě se používá k testování FPGA a pro ladící účely.
 
[Quote = videohu] Myslím, že můžete vložit DFT okruhu do FPGA, která prověří vaši navržené obvody. JTAG obvodů FPGA v podstatě se používá k testování FPGA a pro ladící účely. [/Quote] test, co? dobře, pokud u úmyslu kontrolovat obvod pro funkci v různých uzlech v obvodu .. U lze udělat lépe pomocí softwarových nástrojů (např. pro chipscope pro Xilinx). ok tak asi u Vložte vyhledávání řetězce do logiky FPGA, jak špatně u otestovat ... (Ates které stály miliony dolarů čerpadla ATPG vzory a analyzovat výsledky testů zapouzdřit ASIC) Je-li u zamýšlí učinit tento proces ručně ... .. Myslím, že to bude velmi obtížné
 
Pokud se myšlenka použití backanotated netlist (po řetězu skenování vložení) pro FPGA prototyping, že se můžete pokusit najít slavné Foster-Benning knihy, které pokrývají tuto záležitost. Z mého pohledu, tam jsou některé výhody této namísto použití RTL pro FPGA (např. testování konstrukce, která opravdu jít do čipu po všech změnách mýtné, ECOS, ...). Ale dis-advanteges je, že potřebujete vytvořit skripty pro backanotation bude FPGA oblast využití bude horší kvůli nahrazení knihovny ASIC s knihovnou cílem FPGA, místo čistých RTL, ... Samozřejmě, že FPGA je pretested a nepotřebujete žádné scanchain pro funkční účel na to. , Ale pokud používáte aprouch s back-anotated netlist, můžete spustit ATPG testy FPGA, aby po ověření všech transformace v přední a back-end toku.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top