diference mezi Verilog a schematické

[mersault]

Ahoj,

Pracuji na projektu Spartan 3e s Xilinx ISE je nástroj.
Udělal jsem půl výbavu s schématu a to je zpráva

Zařízení využití shrnutí:
---------------------------

Vybrané zařízení: 3s500efg320-5

Počet Plátky: 0 z 4656 0%
Počet informačních povinností: 4
Počet lepených IOBs: 4 z 232 1%

Udělal jsem stejné poloviny sčítačka s Verilog

Modul halfadder (a, b, sum, carry ");

vstup a, b;
Výstup suma, provádět;

přiřadit sum = ^ b;
přiřadit nést = &b;

endmodule

a to je zpráva ...

Zařízení využití shrnutí:
---------------------------

Vybrané zařízení: 3s500efg320-5

Počet Plátky: 1 z 4656 0%
Číslo 4 vstupní LUT: 2 z 9312 0%
Počet informačních povinností: 4
Počet lepených IOBs: 4 z 232 1%

Proč Verilog programování používá plátek, zatímco schémata ne?
tu metodu optimalizovat oblast Verilog?

Doufám, že jste mi mohl pomoci ..
Pozdravy

PD: toto je můj první příspěvek ..tak ahoj všem lidem z tohoto fóra

 

[wd5gnr]

Jaký je váš schematicky vypadat?Jste vyvozování věnované výbavu zdroj?Nebo ...jaké jsou vaše ISE nastavení?Možná je zachování příliš mnoho Verilog.

Zajímalo by mě, pokud jste vyzkoušeli:

(přiřazení provádí, sum) = a b;

V případě, že by vám lépe vyvozovat?

Just a thought.

 

[mersault]

wd5gnr napsal:

Jaký je váš schematicky vypadat?
Jste vyvozování věnované výbavu zdroj?
Nebo ...
jaké jsou vaše ISE nastavení?
Možná je zachování příliš mnoho Verilog.Zajímalo by mě, pokud jste vyzkoušelipřiřazení provádí, sum) = a b;V případě, že by vám lépe vyvozovat?Just a thought.