Divný chybu v syntéze

[josh_]

Xilinx ISE 6.3i,
cílený Spartan-III 400k brány, Verilog.

Já jsem se snaží syntetizovat malé CPU (mám na mysli opravdu malá - 150 řádků, nebo tak), ale já
jsem se potýká s problémy s jednou konkrétní části.Je to místo, datový vstup byte (drát [7:0]) do reg [7:0].Zde je odpovídající kód:

Kód:Vstupní tdone;

Vstupní [7:0] datain;reg [7:0] TrReg;

reg cestu / / transfer in progress

/ / ...

Vždy @ (posedge tdone nebo negedge tdone) začíná

TrReg = datain;

TRIP = 0;

konec

 

[jelydonut]

Se snažíš hodin na obou okrajích?způsobit nemůžete ...

protože jste zadali, že je hrana vyvolána pak musí být po vzoru známého flop typu ..jelydonut

 

[josh_]

Aha, díky za tip.Si mysleli, ze to.

Mimochodem, teď jsem na více chyb ...
--
ERROR: Xst: 528 - Multi-source v oddělení <cpu> na signál <r <14> <0>>
Zdroje jsou:
Výstupní signál FDE instance <r_14_0>
Signal <r <14> <0>> v <cpu> Jednotka je přiřazen GND
--
(Spousta těch, - jeden pro každý bit v každé rejstříku (16 4-bit registry))

: povzdech: Syntéza je choulostivé, ne?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" />- Josh

 

[eda_wiz]

Jste přiřazení hodnoty do r_14_0 st více než jednom místě ...lepší u post kus kódu, kde u tu chybu

 

[josh_]

Nebyl jsem s použitím "přiřadit" kdekoliv v tomto modulu.

Nevím, co je pravda, chyba byla, ale já jsem to přepsal, aby bylo čistší a problém odešli.

- Josh