Doubt v systému Verilog

[deepu_s_s]

Ahoj přátelé,

I didnt understand pojetí odborů v SV.Pls řekni mi, jak any1 odbory jsou užitečné v systému Verilog.Jaké jsou rozdíly mezi odbory a struktur?jaké jsou označeny odbory.

a také jaký je rozdíl mezi strukturami a balené vybalit struktur.Thanks and regards
Deepak

 

[nan_ishan]

U můžu pomoct s tím rozdílem, UNIE A STRUKTURA:
Když u DECLARE proměnných ve UNIE, paměť přidělenou unií má VELIKOST maximální velikosti proměnné v Unii a nikoli součet VELIKOSTI PROMĚNNÝCH ....

Vzhledem k tomu, struktury, celkové přidělené paměti je součet velikosti proměnných ....Předpokládám, že u prohlásit tři proměnné 2byte, 4byte, a 8byte v jednotě paměť přidělenou unie je 8byteu prohlásit tři proměnné 2byte, 4byte a 8byte struktura v paměti přidělené struktura je 14byte .....

 

[deepu_s_s]

hi nan,
Předpokládám, že i deklarované 3 proměnné různých velikostí ..
var1 nebo 2 byty
var2 4 bajtů
var3 8 bajtů.
Podle výše odpovědět, jsou hodnoty var1 a var2 jsou ztraceny?

 

[Walid Farid]

Nazdar,
1. o odbory .....

Předpokládám, že

a.Vybaleno Unie --->

Modul top ();
typedef union (int; trochu b union1;
union1;

počáteční
začít
ax = 1, / / v době = 0 x = 1 a b = 1
# 2 ax = 2, / / v době = 2 x = 2 a b = 0, protože b body x [0]
konec

b.Balíčky unie --->
všechny prvky, musí mít stejnou šířku, nebo dostanete chybu:
# Balíčky unie pole musí být všechny stejnou šířku

 

[rakesh448]

1.Unions když je deklarován jako jsou zabalené synthesizable a vybaleno nejsou
synthesizble.

2.Balíčky Odbory alokace paměti je souvislých bitů, kde je to rozbalen
žádné pořadí přidělování paměti, že proměnné
3.Balíčky Odbory část umožňuje vybrat a něco vybrat, kde je rozbalen není

 

[ljxpjpjljx]

unie podíl paměti, zatímco struct má nezávislé paměti!

 

[satishkumar]

navštivte www.testbench.in