EDK system.ucf

[HUYCUONGBK]

V system.ucf mají mnoho věcí, jako jsou:
-------------------------------------------------- ---------------------------------------= "sys_clk";

NET sys_clk TNM_NET
= "sys_clk";"TSSYSCLK" = PERIOD "sys_clk" 9.9 ns HIGH 50 %;TIMESPEC
"TSSYSCLK" = období "sys_clk" 9,9 ns HIGH 50%;"TSCPU" = PERIOD "cpu_clk" 2.998 ns HIGH 50 %;

TIMESPEC
"TSCPU" = období "cpu_clk" 2,998 ns HIGH 50%;
= B13;

NET sys_clk LOC
= B13;= LVCMOS33
;

NET sys_clk IOSTANDARD
= LVCMOS33;
inst "clocks_0/clocks_0/dcm3" LOC = DCM_X1Y0;

# Inst "clocks_0/clocks_0/dcm4" LOC = DCM_X1Y1;

# Inst "clocks_0/clocks_0/clk_bufg" LOC = BUFGMUX7P;
# Inst "clocks_0/clocks_0/clkcpu_bufg" LOC = BUFGMUX6S;

NET PP_DIR TIG;
NET PP_DIR zabil = pomalý;
NET PP_DIR DRIVE = 2;

NET fpga_led <0> LOC = G6, # PMC_CONN4_IO24 (TOP_YELLOW_LED_15) - MSB
NET fpga_led <1> LOC = L7, # PMC_CONN4_IO23 (TOP_YELLOW_LED_14)
NET fpga_led <2> LOC = G5; # PMC_CONN4_IO22 (TOP_YELLOW_LED_13)
-------------------------------------------------- ----------------------------------------A více více ......... Nerozumím jim.
Můžete mi říct, průměr z nich.
A když jsme používat pro náš design.
Máte-li file.pdf o tom, prosím, pošlete mi.
Děkuji

[/ B]

 

[echo47]

Jedná se o načasování omezení, primitivní umístění lokality, pin místech, I / O konfigurace ovladače, a další FPGA konstrukční detaily.
Viz vaše Xilinx ISE "omezení Guide" (cgd.pdf).Je to jedna z mnoha příruček PDF instalován s ISE.

Vítejte v divokém světě designu FPGA.