S
sheikh
Guest
Dobrý den Vážení jsem psal kód VHDL a pak syntézu ji. Výsledkem syntézy obsahuje jednotku, že to není v mé datové cesty. (V přiloženém obr., mezi ADD / SUB a registr, který k němu připojen). je to FD (32 bit D_ff), Mohl byste mi prosím říct, proč ISE vyrábí tento přístroj po syntéze? a jak mohu změnit následující kód, přidejte / SUB připojení k REG_4 přímo? Jde Mostafa [PŘIPOJIT = CONFIG] 80592 [/attach]
Code:
mux4: mux_2x1_32bit Port map (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); proces (CLK) začít if (CLK = '1 'a clk'event), pak v případě add_sub_0 = '0', pak out_Add_sub_1_sig clk, Rout => C4_sig);