FIFO18

[choonlle]

V návrhu Xilinx FIFO, jaký je důvod, pomocí synchronní reset po dobu 3 cyklů CLK?

 

[echo47]

To pravděpodobně zachránil několik křemíku v potrubí je FIFO nebo zlepšení rychlosti.

Slova z Virtex-5 Uživatelská příručka:Reset
Reset je asynchronní signál pro multi-kurz FIFO a synchronním pro synchronní FIFO.
Reset je třeba uplatnit na tři cykly obnovit všechna číst a psát adresu pulty a inicializovat vlajek po zapnutí přístroje.
Resetu nedojde k vymazání paměti, ani jasné, výstupního registru.
Je-li reset tvrdil, Vysoké, prázdné a ALMOST_EMPTY bude nastaven na hodnotu 1, FULL a ALMOST_FULL bude nastaven na 0.
Reset signál musí být vysoké nejméně tři hodiny číst a psát hodinových cyklů, aby zajistila, aby všechny vnitřní stavy jsou obnoveny na správné hodnoty.
Během RESET, musí být rden a Wren konat Low.

 

[choonlle]

Proč jsi říkal, že pravděpodobně ušetřit nějaké křemíku, zvýšit rychlost?Jaký je důvod?

 

[echo47]

Většina pipeline systémy jsou nevhodné pro reset synchronně, vyžadující zvláštní kombinatorické logice.Je zbytečné, aby zahrnovala logiky, která se používá jen zřídka (např. jen po power-up).Extra logika konzumuje křemíku a může snížit maximální taktovací frekvence.Xilinx návrháři zřejmě našel způsob, jak zjednodušit reset logiku tím delší reset puls množit pomalu ropovodem FIFO.

To je jen můj odhad!