FLOORPLANNING

[master_picengineer]

Ahoj všichni,

Prosím, může mi někdo říct:

1 - Kde krokem je floorplanning umístěn v designu flow?
2 - Jaké je procento doba, o kterou tento úkol v návrhu IO?
3 - Co CAD nástroje se používají pro tento purpuse a jaká je jejich záznamy soubory?
4 - Podle toho, co parametrů je floorplan je určen?
5 - Jak najít nejlepší plánek?
6 - Můžeš refert mi praktická kniha o floorplanning?

Budu velmi thankfull Pokud nahrajete i materiál na toto téma.

Díky moc.

S pozdravem,
Master_PicEngineer

 

[littleyard]

1 - Kde krokem je floorplanning umístěn v designu flow?
Obecně platí, Floorplanning bude se po RTL Synthesised a Před montáží umístění.

2 - Jaké je procento doba, o kterou tento úkol v návrhu IO?
Pro PD, Floorplanning bude trávit asi 15 ~ 20% úsilí.V celém toku design IC, by mělo být mnohem méně než to.

3 - Co CAD nástroje se používají pro tento purpuse a jaká je jejich záznamy soubory?
Tam jsou některé věnovat nástroje používané pro Floorplanning, závisí na toku vybraných sami.Vstupní soubory budou: Die Velikost (odhadem) IO Ring, Marco buňky, Hodiny a Power informace, ...Záleží na detail nástroj.

Někdo jiný může dát detail?

4 - Podle toho, co parametrů je floorplan je určen?
Hlavní informace by měly být: Die Velikost (odhadem) IO Ring, Marco buňky, Hodiny a napájecí informace

5 - Jak najít nejlepší plánek?
Obecně platí, že se jedná o proces Trade-off.Tam je špatná plánek, ale těžko říct ty nejlepší.

6 - Můžeš refert mi praktická kniha o floorplanning?
Proč ne přečíst související tutoriály?

 

[shavakmm]

Čím více času strávíte v půdorysu méně času vás mohou požadovat, aby v pozdějších fázích ......Důvodem je moderní den SoC mít několik IP adres a velmi velký počet hradel.Jak již bylo řečeno v příručce Synopsys (nebo tutorial) neexistuje standard "dobré" nebo "špatné" floorplanning strategií ......Vše záleží na design kompromisy a zkušenosti projektanta.Ale i pak tam jsou některá základní pravidla, která mohou následovat jako "tisíce ostrovů struktura" (tzn. IP adresy jsou distribuovány přes hlavní plocha), (tj. IP Craters Methos jsou soustředěny na rohu hlavní oblasti) a tak dále ...

Žádám designéry, aby se podělili o své zkušenosti s floorplanning SOC ... to by bylo velké diskuse.

 

[Salma ali Bakr]

Doporučuji velmi důležitá kniha pro toto téma a pro celou tok ASIC obecně: Pokročilé ASIC Chip syntéza SynopsysŽ Design CompilerŽ Fyzikální CompilerŽ a PrimeTimeŽ ... je to tady na fóru

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" />

to musí číst ... Jsem stále čtení v to!

 

[shavakmm]

yaa .... máš pravdu ....že kniha z Himanshu Bhatnagar je velmi dobrý úvod do návrhu ASIC a realizace pomocí Synopsys nástroje