FPGA a USB host

[tesla101]

Nazdar,Musím se řídit Cypress USB host SL811HS s FPGA.
Moje FPGA je XESS vývojový kit s Xilinx Spartan3, 1M hradel.

Jak možná víte, že Cypress vyžaduje 8 bitové sběrnice a 6 pinů pro ovládání.

Rozhodl jsem se syntethize všechny tyto věci se kontroluje stav stroje v písemné VHDL.

FPGA disky velmi dobře uvádí do autobusu, ale Cypress nereaguje dobře.
První část se Cypress je 256 bytů RAM.Píšu to asynchronně s pomalým hodiny (1Hz, aby bylo možné vidět vývoj), ale to neodpovídá velmi dobře.Čtením co jsem písemné odpovědi je moje asi 2-3 náhodně chybné bity v každém bajtu a tak dále ....Každý, kdo má nápad?Každý, kdo již vyvinuté desky se cypřišovým?Díky

 

[farhada]

Vaše dotazy, je tak obecný, že je téměř nemožné, aby odpověď na otázku, aniž by věděl, co děláte,
že vaše hodinové frekvence, vaše načasování diagram nebo libovolné informace o rozhraní mezi FPGA a USB čipu.

Pokud se podíváte na list pro vaše Cypress přístroje, na strane 24, máte minimální požadavky pro několik kritických signálů.První z nich je délka vašeho WR přístup, musí být nejméně 65nS, druhou otázkou je doba pro vaše data po CS, budete muset vést vy A0 aktivní signál nejméně 10 nS a datové sběrnice pro nejméně 5.Kromě toho musí být minimálně 85nS mezi jednotlivými CS akcí.

Pokud vaše načasování je OK, pak byste se měli podívat do data jste odesílání, ale podívejte se pozorně na vaše načasování, pokud máte dobrý osciloskopu, připojit ji na signály (o2-4 najednou) a ujistěte se, že váš přístup neporušuje načasování požadavky pro dvicce.

Mějte nás informovat o pokroku, jsem plánujete používat Cypress přístroje v jednom z mých projektů stejně.

S pozdravem,
/ FarhadPřidáno po 1 hodina 40 minut:Jen jeden problém, zapomněl jsem se zeptat tady, víte-li čip má minimální požadavky na signály?Moc čipy dokáží zvládnout velmi pomalé signály, jako 1s, při pokusu o přístup na vyšší frekvence, něco o 1MHz a podívat se na to s osciloskopu, pokud máte jeden.

BR,
/ Farhad

 

[tesla101]

Ahoj Farhada a USB developerů,

Děkuji za Váš zájem a rychlou odpověď.Teď jsem trochu víc jasné představy.
Za účelem vytvoření můj vývojovou platformu, chtěl jsem realizovat příklad, který je v manuálu k Cypress -
tj. psát a číst RAM cyklu.

Jak můžete vidět v připojené jpeg, načasování mé problémy pryč.Ale skutečný problém jsou tyto krvavé glitches.Myslím, že teď jsem dost specifická pro ilustraci moje téma.
Já také patří. Vhd kód mého stavu stroje.Zjistíte, že je dokonale rozdělen na 3 procesy a cíle jistě dokonale synchronní Moore stavu stroje.
Tyto glitches samozřejmě objeví iv případě, kdy nemáte připojen Cypress je součástí syntézy.Na obrázku jsem show jednoho cyklu, ale když jsem je cyklus bez přerušení na glitches re-objevují pravidelně na stejném místě.

Takže moje otázka přesného je následující: Jak se zbavit těchto glitches, protože bych měl mít teoreticky synchronní automat?
I upřesnit, že můj synthetizer je Xilinx XST.Slyšel jsem, že Synopys FPGA kompileru zvládá lépe syntéza algoritmů ...Doufat, že někdo již viděl tento jev a nudné, že můj vzkaz v láhvi bude číst znovu

Thanks in advance

tesla101
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[Ace-X]

tesla101 napsal:Takže moje otázka přesného je následující: Jak se zbavit těchto glitches, protože bych měl mít teoreticky synchronní automat?

 

[farhada]

Nazdar,
Zajímavý problém.Mám jednu otázku o váš kód, proč jste kód "vyčkejte, dokud CLK ='1 '", v jednom procesu a normální ", když clk'event a CLK ='1'" v jiných?

Tato otázka se glitches je commong Problém s těmito typ stavu stroje.Souhlasím s ACE-X, které byste měli odstranit "počkat, až" ze svého procesu a je čistě kombinatorický procesu.

Pokud stále chtějí dělat věci "stopovaný", můžete kombinovat OL a NSL procesu na jeden proces.Tímto způsobem si život snazší pochopit kód i snadněji.Ale některé společnosti neumožňují tento druh kódování stylu.

Doufám, že to pomůže,

BR,
/ Farhad

 

[tesla101]

Dobré ráno všem vývojářům USB, Farhada a Ace-X!

Na poslední mám zbavit těchto glitches dvou důvodů:

První, jsem si uvědomil, že dojde ke změnám v mém VHDL kódu, jak jsi mi dal kousky poradenství a na konci jsem se trochu změnil kombinatorický proces tak, aby výstupy jsou registrovány na poslední.

druhé,
což já nejsem si jistý, že se bude domnívat, můj osciloskop je HP 54645D a jako každý analyzátor má logiku a pod, tak je vše v normálu.Ale!Jeden z mých dráty pod je poškozený, tak poškozená, že když se dostane signál, že ruší všechny ostatní bity.Nejsem si dělám srandu, polovina z glitches na obrázku jsem dříve posta je generován tímto špatný drát.Neuvěřitelné.Teď jsem dobrý model registrovaných státní stroj, pokud někdo chce pomoci nebo celý model, kontaktujte mě.

S pozdravem,Tesla101

 

[hoangthanhtung]

Chcete-Tesla

Pošlu PM s vámi a doufám, že si můžete odpovědět na mě co nejdříve.

Děkujeme vám

 

[farhada]

HI Tesla,
Jsem rád, že jste si našli svůj problém, zajímavé, nikdy jsem o kabel problém!Dokonce jsem strávit týden podívat na ghoast závada, že tam nebyl sám.

BR,
/ Farhad