frekvenční dělič o 2 v Verilog?

[jason7361]

Může někdo mi děliče frekvence, který stejný čas o 2 děliče v Verilog? Děliče vytvoří pomocí D flip flop. Děkuju.

 

[mux_master]

Jednoduše otočte výstup na každém hodinovém cyklu: Vždy @ (posedge CLK) q

 

[pavan.ps]

Vždy @ (posedge CLK nebo negedge RST) if (RST) q